JP2002014663A - 画像表示前処理装置および画像表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力されてきた画像データをフォーマット変
換する前に格納するフレームメモリを備えた画像表示前
処理装置において、当該フレームメモリのデータＩ／Ｏ
より狭いバス幅を持つ画像データが入力されると、デー
タＩ／Ｏのバス幅の一部を使用しないため、フレームメ
モリの容量を有効に利用することができない。 【解決手段】 入力されてきた画像データは第１バス幅
変換部１１により一時格納された後、フレームメモリ１
２のバス幅に変換されてフレームメモリ１２に出力され
る。このとき生成される無効データはフレームメモリの
内部動作を止めるＣＫＥ信号によりフレームメモリ１２
に格納されない。フレームメモリ１２に格納された画像
データは、変換されたバス幅のまま第２バス幅変換部１
３により読み出されて一時格納された後、元の画像デー
タのバス幅に復元される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力されてきた画
像データを表示する画像表示装置に関し、特に、その画
像データを画像表示に適するフォーマットに変換処理を
行なう前に、一旦フレームメモリに格納する画像表示前
処理装置および画像表示装置に関する。

【０００２】

【従来の技術】近年、コンピュータやテレビなどの画像
表示に用いられる表示デバイスにおいて、プラズマディ
スプレイパネル（Plasma Display Panel 、以下、「Ｐ
ＤＰ」という。）は、大型で薄型軽量を実現することの
できる表示デバイスとして注目されている。

【０００３】このＰＤＰは、パネルに複数の画素が並ん
だ、いわゆるドットマトリックス構造を備える表示デバ
イスであり、受信された画像信号に従い点灯させたい画
素を点灯させて画像を表示する。ところが、受信された
画像信号はＰＤＰに適した信号形式ではなく、例えば、
ＣＲＴなどのラスタースキャン方式に適した信号形態と
なっているので、その画像信号をパネルの画素数に適合
するように、フォーマット変換をする必要がある。そこ
で、後段のフォーマット変換動作を保証するために、Ｐ
ＤＰ表示装置は受信された画像信号を前段において一旦
フレームメモリに格納している。

【０００４】このフレームメモリには、一般にメモリの
中では比較的安価に供給されている、データＩ／Ｏのバ
ス幅が３２ｂｉｔ幅のものが多く使用されている。他
方、フレームメモリへ入力されてくる画像データは、通
常２４ｂｉｔ幅であり、フレームメモリは、３２ｂｉｔ
のデータＩ／Ｏの内、上位８ｂｉｔを無効にして、下位
２４ｂｉｔを使って画像データを一旦格納するようにな
っている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術では、入力されてきた画像データのバス幅（２４
ｂｉｔ）がフレームメモリのデータＩ／Ｏのバス幅（３
２ｂｉｔ）より狭いため、フレームメモリの中で使用し
ない領域が生じ、フレームメモリの容量を有効に活用す
ることができないという課題がある。そのため、データ
量の大きい高解像度の画像データなどを扱う場合には、
比較的安価とはいえどもフレームメモリの数を増やさざ
るを得ず、コスト増大は避けられない。

【０００６】本発明は、上記問題に鑑み、フレームメモ
リの容量を有効に活用することができる画像表示前処理
装置および画像表示装置を提供することを目的としてい
る。

【０００７】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る画像表示前処理装置は、入力されてき
た画像データを画像表示に適するフォーマットに変換す
る前に格納するフレームメモリと、前記画像データのデ
ータバス幅である第１のバス幅を、前記フレームメモリ
のバス幅である第２のバス幅に変換して、前記フレーム
メモリに書き込む第１のバス幅変換回路と、前記フレー
ムメモリに書き込まれた画像データを読み出した後、第
１のバス幅に復元して出力する第２のバス幅変換回路
と、前記第１のバス幅変換回路、第２のバス幅変換回
路、およびフレームメモリの動作タイミングを制御する
ための制御信号を出力する制御回路とを備えることを特
徴とする。これにより、入力されてきた画像データが第
１のバス幅から第２のバス幅へ変換され、フレームメモ
リから読み出されるときは第２のバス幅から第１のバス
幅へ復元されるので、フレームメモリのバス幅および容
量を有効に利用できる。

【０００８】具体的には、前記第１のバス幅変換回路
は、第１のバス幅と第２のバス幅との最小公倍数に相当
するビット数の書き込みデータ保持レジスタ群を備え、
前記制御回路は、前記書き込みデータ保持レジスタ群に
対し第１のバス幅に相当するビット数分のレジスタをク
ロックに同期して順次有効化し、有効化された画像デー
タをレジスタに格納する制御を行なう書き込みデータ格
納制御回路部と、前記書き込みデータ保持レジスタ群か
ら第２のバス幅に相当するビット数のレジスタをクロッ
クに同期して順次有効化し、有効化されたレジスタから
その中に格納された画像データをフレームメモリへ出力
する書き込みデータ出力制御回路部とを備える。

【０００９】ここで、前記書き込みデータ格納制御回路
部は、第１のバス幅のレジスタを有効化する制御を毎ク
ロックにおいて行ない、前記書き込みデータ出力制御回
路部は、書き込みデータ保持レジスタ群中の全てのレジ
スタに対し一回当たり有効化を行なったら、１クロック
の間、どのレジスタも有効化しない休止期間を設ける制
御を行なうようにすればよい。これにより、連続して入
力されてくる画像データを順次バス幅変換してフレーム
メモリに書き込むことができる。

【００１０】また、前記第２のバス幅変換回路は、第１
のバス幅と第２のバス幅との最小公倍数に相当するビッ
ト数の読み出しデータ保持レジスタ群を備え、前記制御
回路は、前記読み出しデータ保持レジスタ群に対し第２
のバス幅に相当するビット数のレジスタをクロックに同
期して順次有効化し、その有効化されたレジスタに、フ
レームメモリから同一ビット数の画像データを格納する
制御を行なう読み出しデータ格納制御回路部と、前記読
み出しデータ保持レジスタ群から第１のバス幅に相当す
るビット数のレジスタをクロックに同期して順次有効化
し、有効化されたレジスタからその中に格納された画像
データを出力する制御を行なう読み出しデータ出力制御
回路部とを備える。

【００１１】ここで、前記読み出しデータ格納制御回路
部は、読み出しデータ保持レジスタ群中の全てのレジス
タに対し一回当たり有効化を行なったら、１クロックの
間、どのレジスタも有効化しない休止期間を設ける制御
を行ない、前記読み出しデータ出力制御回路部は、第２
のバス幅のレジスタを有効化する制御を毎クロックにお
いて行なうようにすればよい。これにより、フレームメ
モリに書き込まれた画像データを順次バス幅変換して元
の画像データに復元することができるなお、具体的に
は、前記第１のバス幅が、２４ビットであり、第２のバ
ス幅が３２ビットであれば、一般的に使用されているも
のであり好ましい。

【００１２】また、前記書き込みデータ保持レジスタ群
及び読み出しデータ保持レジスタ群に画像データを格納
する際のクロックと該レジスタ群から画像データを出力
する際のクロックとは何れも同一のクロックが用いられ
ることを特徴とする。通常、バス幅変換前後にはデータ
速度の違いが生ずるため、異なるクロックパルスを用い
るのであるが、本発明に係る画像表示前処理装置におい
ては同一のクロックを用いることができるので、新たに
クロックを生成する装置を設ける必要がない。

【００１３】また、本発明に係る画像表示装置は、入力
されてきた画像データを画像表示に適するフォーマット
に変換する前に格納するフレームメモリを備えた画像表
示装置であって、前記画像データを前記第１のバス幅か
ら前記第２のバス幅に変換して、前記フレームメモリに
書き込む第１のバス幅変換回路と、前記フレームメモリ
に書き込まれた画像データを第２のバス幅で読み出した
後、第１のバス幅に復元して出力する第２のバス幅変換
回路と、前記第１のバス幅変換回路、第２のバス幅変換
回路、およびフレームメモリの動作タイミングを制御す
るための制御信号を出力する制御回路とを備えることを
特徴とする。

【００１４】

【発明の実施の形態】以下、本発明に係る画像表示装置
の一実施の形態について、図面を参照しながら説明す
る。 〈ＰＤＰ表示装置の全体構成〉図１は、本発明に係るＰ
ＤＰ表示装置の構成を示す回路ブロック図である。

【００１５】同図に示すように、ＰＤＰ表示装置は、メ
モリ部１０と、画像処理部２０と、サブフィールド変換
部３０と、サブフィールド変換テーブル４０と、画像変
換部５０、および画像表示を行なうＰＤＰ（図外）とか
らなる。メモリ部１０は、入力されてきた画像データを
フォーマット変換するために遅延させるものであり、第
１バス変換部１１と、フレームメモリ１２と、第２バス
変換部１３と、メモリ制御部１４からなる。

【００１６】第１バス幅変換部１１は、例えば、外部か
ら入力されてくる赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）
の各色８ｂｉｔに量子化された計２４ｂｉｔのデータバ
ス幅を持つ画像データをフレームメモリ１２のデータＩ
／Ｏのバス幅に変換し、フレームメモリ１２へ出力す
る。フレームメモリ１２は、データＩ／Ｏが３２ｂｉｔ
幅をもつとともに、１フレーム分の記憶容量をもち、入
力されてきた画像データを３２ｂｉｔ毎に蓄える記憶領
域を備える。そして、第１バス幅変換部１１より出力さ
れてきた３２ｂｉｔ幅の画像データを順次格納した後、
第２バス幅変換部１３により３２ｂｉｔずつ読み出され
る。

【００１７】第２バス幅変換部１３は、フレームメモリ
１２より読み出した３２ｂｉｔ幅の画像データを順次、
元の２４ｂｉｔ幅の画像データに復元して画像処理部２
０へ出力する。メモリ制御部１４は、上記第１バス幅変
換部１１、フレームメモリ１２、および第２バス幅変換
部１３の一連の動作が円滑になるようにその動作タイミ
ングを制御する。

【００１８】画像処理部２０は、メモリ部１０から出力
されてきた画像データをＰＤＰのパネルの画素数に適合
するように公知のフォーマット変換を行なうものであ
る。例えば、ＰＤＰの画素数にあわせて１ラインの画素
数をＡからＢ（Ａ＜Ｂ）に変換する場合には、加重平均
補間等の画素補間処理を行ない、逆に１ラインの画素数
をＢからＡに変換する場合には、加重平均間引きなどの
画素間引き処理をするなどしてＰＤＰの画素数にあわせ
たフォーマットに変換し、サブフィールド変換部３０へ
その画像データを出力する。 サブフィールド変換部３
０は、フォーマット変換された画像データを画素データ
ごとにサブフィールドテーブル４０を参照して、サブフ
ィールドの輝度重みで表現する書き込みデータに変換す
る。ＰＤＰにおいては、多階調を表示するために、いわ
ゆる、フレーム内時分割階調表示方式と呼ばれる駆動方
式が一般に採用されており、１フレームを複数のサブフ
ィールドに分割し、各サブフィールドにおける点灯／消
灯を組み合わせて中間階調を表現している。そのため，
上記輝度重みづけにより中間階調を表現することができ
るようになる。

【００１９】サブフィールドテーブル４０には、画像デ
ータの階調値ごとに変換すべき値が対応付けられた公知
の表が格納されている（例えば、特開平１１−２３１８
２４号公報参照）。画像変換部５０は、サブフィールド
変換部３０において変換された書き込みデータをフレー
ム内時分割階調表示方式へ変換したのちＰＤＰに出力す
る。

【００２０】ＰＤＰは、点灯させたい放電セルを点灯さ
せるための駆動回路を有した公知の構成をもつものであ
り、入力されてきた画像データに従い駆動回路を駆動し
て画像を表示する。 〈メモリ部１０の構成〉次に、メモリ部１０の構成にお
いて、本実施の形態に特有の第１バス幅変換部１１およ
び第２バス幅変換部１３の構成を説明する。

【００２１】（１）第１バス幅変換部１１の構成 まず、第１バス幅変換部１１の構成について説明する。
図２は、第１バス幅変換部１１の構成を示す回路図であ
る。なお、説明の都合上、レジスタ１１１，１１２，１
１３のうち、８ｂｉｔ分に分けられたそれぞれのレジス
タユニットについて順にレジスタユニットＲ１〜Ｒ１２
と番号を付して表示している。

【００２２】同図に示すように、第１バス幅変換部は、
３つのレジスタ１１１，１１２，１１３を備え、各レジ
スタ１１１〜１１３の出力回路が並列に接続された構成
をしている。また、各レジスタ１１１〜１１３の入力回
路は、３個おきのレジスタユニットＲ１−Ｒ４−Ｒ７−
Ｒ１０，Ｒ２−Ｒ５−Ｒ８−Ｒ１１，Ｒ３−Ｒ６，Ｒ９
−Ｒ１２に同一データ線が接続されている。

【００２３】各レジスタ１１１〜１１３は、それぞれ３
２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレ
ジスタユニットＲ１〜Ｒ４，レジスタユニットＲ５〜Ｒ
８，レジスタユニットＲ９〜Ｒ１２を備え、赤、緑、青
各色８ｂｉｔに量子化された２４ｂｉｔのデータバス幅
を持つ画像データが入力されてくると、メモリ制御部１
４の制御に従い、所定のレジスタユニットに一時格納し
た上でフレームメモリ１２のデータＩ／Ｏのバス幅であ
る３２ｂｉｔのバス幅に変換して順次出力するように構
成されている。

【００２４】ここで、メモリ制御部１４は、各レジスタ
ユニットＲ１〜Ｒ１２に対して図３で示すタイミングで
ライトイネーブル信号（以下、ＷＥ信号という。）、お
よびアウトプットイネーブル信号（以下、ＯＥ信号とい
う。）を供給し、各レジスタユニットＲ１〜Ｒ１２に、
各ＷＥ，ＯＥ信号に同期した画像データの書き込み、出
力を行なわせる。

【００２５】図３は、画像データを２４ｂｉｔのバス幅
から３２ｂｉｔのバス幅へ変換する様子を説明するため
の、各レジスタユニットＲ１〜Ｒ１２における書き込
み、出力動作を示すタイミングチャートである。なお、
説明の便宜上、クロックＣＬＫには、時系列順に番号を
(1)〜(12)まで付して示している。まず、クロックＣＬ
Ｋ(1)において、レジスタユニットＲ１〜Ｒ３に対する
ＷＥ信号が立ち上がり、この立ち上がりに同期して２４
ｂｉｔの画像データがレジスタユニットＲ１〜Ｒ３にラ
ッチされる。

【００２６】クロックＣＬＫ(2)においては、レジスタ
ユニットＲ４〜Ｒ６に対するＷＥ信号が立ち上がり、こ
れに同期して同様に２４ｂｉｔの画像データがレジスタ
ユニットＲ４〜Ｒ６にラッチされる。クロックＣＬＫ
(3)において、レジスタユニットＲ７〜Ｒ９に対するＷ
Ｅ信号の立ち上がりに同期して同様に画像データがレジ
スタユニットＲ７〜Ｒ９にラッチされるとともに、レジ
スタユニットＲ１〜Ｒ４に対するＯＥ信号が立ち上が
る。この時点ではレジスタユニットＲ１〜Ｒ６までデー
タラッチされており、この立ち上がり信号に同期してレ
ジスタユニットＲ１〜Ｒ４にラッチされた３２ｂｉｔの
画像データＡ１がフレームメモリ１２へ出力される。

【００２７】クロックＣＬＫ(4)においては、レジスタ
ユニットＲ１０〜Ｒ１２に対するＷＥ信号の立ち上がり
に同期して、２４ｂｉｔの画像データがラッチされると
ともに、レジスタユニットＲ５〜Ｒ８に対するＯＥ信号
が立ち上がる。この時点では、レジスタユニットＲ５〜
Ｒ９までデータラッチされており、この立ち上がりに同
期してレジスタユニットＲ５〜Ｒ８の３２ｂｉｔの画像
データＡ２がフレームメモリへ出力される。

【００２８】クロックＣＬＫ(5)においては、再度、レ
ジスタユニットＲ１〜Ｒ３に対するＷＥ信号が立ち上が
り、この立ち上がりに同期して上記と同様に画像データ
がラッチされるとともに、レジスタユニットＲ９〜Ｒ１
２に対するＯＥ信号が立ち上がる。この時点でレジスタ
ユニットＲ９〜Ｒ１２までデータラッチされており、こ
の立ち上がりに同期してレジスタユニットＲ９〜Ｒ１２
にラッチされた３２ｂｉｔの画像データＡ３が出力され
る。

【００２９】次にクロックＣＬＫ(6)においては、再
度、上記と同様にレジスタユニットＲ４〜Ｒ６に対する
ＷＥ信号が立ち上がり、画像データがラッチされるが、
いずれのレジスタに対するＯＥ信号も立ち上がらないた
め、画像データを出力せず、したがって斜線で示す無効
データを生成する。通常、画像データはバス幅変換を行
なうと、変換前のデータ速度と変換後のデータ速度に違
いが発生するため、変換の前後において異なるクロック
パルスを用いるのであるが、上記のように無効データの
生成により、変換の前後において同一速度のクロックを
用いてもデータ速度の違いを吸収することができるので
ある。

【００３０】以降、同様の動作を繰り返し、クロックＣ
ＬＫ(7)，(8)，(9)において画像データＢ１，Ｂ２，Ｂ
３を生成後、クロックＣＬＫ(10)において無効データを
生成する。さらに、このような動作を入力されてくる画
像データに対して順次繰り返す。ここで、フレームメモ
リ１２の内部動作を止めるＣＫＥ信号をメモリ制御部１
４において生成し、フレームメモリ１２に出力すること
で、クロックの立ち上がり時にこのＣＫＥ信号がＬｏｗ
の位置にある場合には、１クロック分の無効データをフ
レームメモリ１２に書き込まないようにしておく。

【００３１】このような動作を行なうことにより、入力
されてきた画像データは、フレームメモリのバス幅に等
しく変換されるとともに、変換途中に生成された無効デ
ータはフレームメモリに書き込まれないので、フレーム
メモリの容量を有効に活用するように画像データを書き
込むことができる。 （２）第２バス幅変換部１３の構成 次に、第２バス幅変換部１３について説明する。

【００３２】図４は、第２バス幅変換部１３の構成を示
す回路図である。なお、説明の都合上、レジスタ１３
１，１３２，１３３のうち、８ｂｉｔ分に分けられたそ
れぞれのレジスタユニットについて順にレジスタユニッ
トＲ２１〜Ｒ３２と番号を付して表示している。同図に
示すように、第２バス幅変換部は、３つのレジスタ１３
１，１３２，１３３を備え、各レジスタの入力回路が並
列に接続された構成をしている。また、各レジスタの出
力回路は、３個おきのレジスタユニットＲ２１−Ｒ２４
−Ｒ２７−Ｒ３０，Ｒ２２−Ｒ２５−Ｒ２８−Ｒ３１，
Ｒ２３−Ｒ２６−Ｒ２９−Ｒ３２に同一データ線が接続
された構成をしている。

【００３３】各レジスタ１３１〜１３３は、それぞれ３
２ｂｉｔ幅を持つとともに、８ｂｉｔ分に分けられたレ
ジスタユニットＲ２１〜Ｒ２４，レジスタユニットＲ２
５〜Ｒ２８，レジスタユニットＲ２９〜Ｒ３２を備え、
フレームメモリ１２のデータＩ／Ｏのバス幅である３２
ｂｉｔ幅でフレームメモリ１２から画像データを読み出
したのち、元の２４ｂｉｔ幅の画像データに復元して出
力するように接続されている。

【００３４】ここで、メモリ制御部１４は、各レジスタ
ユニットＲ２１〜Ｒ３２に対して所定のタイミングでＷ
Ｅ信号、およびＯＥ信号を供給し、各レジスタユニット
Ｒ２１〜Ｒ３２に、各ＷＥ，ＯＥ信号に同期した画像デ
ータの書き込み、出力を行なわせる。図５は、画像デー
タが３２ｂｉｔから元の２４ｂｉｔのバス幅へ復元され
る様子を説明するための、各レジスタユニットＲ２１〜
Ｒ３２における書き込み、出力動作を示すタイミングチ
ャートである。なお、説明の便宜上、クロックＣＬＫに
は、時系列順に番号を(1)〜(12)まで付して示してお
り、クロック周波数は図３におけるクロックＣＬＫと同
じものを使用している。

【００３５】まず、クロックＣＬＫ(1)において、レジ
スタユニットＲ２１〜Ｒ２４に対するＷＥ信号が立ち上
がり、この立ち上がりに同期して３２ｂｉｔの画像デー
タＡ１がレジスタユニットＲ２１〜Ｒ２４にラッチされ
る。クロックＣＬＫ(2)に進み、レジスタユニットＲ２
５〜Ｒ２８に対するＷＥ信号の立ち上がりに同期して３
２ｂｉｔの画像データＡ２がレジスタユニットＲ２５〜
Ｒ２８にラッチされるとともに、レジスタユニットＲ２
１〜２３に対するＯＥ信号の立ち上がりに同期してすで
にデータラッチされたレジスタユニットＲ２１〜Ｒ２３
の２４ｂｉｔ幅の画像データを出力する。

【００３６】クロックＣＬＫ(3)において、レジスタユ
ニットＲ２９〜Ｒ３２に対するＷＥ信号の立ち上がりに
同期して３２ｂｉｔ幅の画像データＡ３がレジスタユニ
ットＲ２９〜Ｒ３２にラッチされるとともに、レジスタ
ユニットＲ２４〜Ｒ２６に対するＯＥ信号が立ち上が
る。この時点では、すでにレジスタユニットＲ２４〜Ｒ
２８までデータラッチされており、上記ＯＥ信号の立ち
上がりに同期して、レジスタユニットＲ２４〜Ｒ２６に
ラッチされた２４ｂｉｔ幅の画像データが出力される。

【００３７】クロックＣＬＫ(4)においては、ＷＥ信号
が立ち上がらないため書き込みが行われないが、すでに
レジスタユニットＲ２７〜Ｒ３２までデータラッチされ
ており、レジスタユニットＲ２７〜Ｒ２９に対するＯＥ
信号の立ち上がりに同期してレジスタユニットＲ２７〜
Ｒ２９の２４ｂｉｔ幅の画像データが出力される。クロ
ックＣＬＫ(5)において、再度、レジスタユニットＲ２
１〜Ｒ２４に対するＷＥ信号が立ち上がり、この立ち上
がりに同期して上記と同様に画像データＢ１がレジスタ
ユニットＲ２１〜Ｒ２４にラッチされるとともに、レジ
スタユニットＲ３０〜Ｒ３２に対するＯＥ信号が立ち上
がり、この立ち上がりに同期してレジスタユニットＲ３
０〜Ｒ３２にすでにラッチされた２４ｂｉｔ幅の画像デ
ータが出力される。

【００３８】以降、同様の動作を繰り返し、３２ｂｉｔ
幅の画像データは元の２４ｂｉｔ幅を持つ画像データに
順次復元され、この画像データはサブフィールド変換部
３０において書き込みデータに変換された後、画像変換
部５０に出力される。なお、ＣＫＥ信号をメモリ制御部
１４において生成し、フレームメモリ１２に出力するこ
とで、クロックの立ち上がり時にこのＣＫＥ信号がＬｏ
ｗの位置にある場合には、その１クロック後に新しい画
像データを１クロック分各レジスタユニットに出力しな
いようにしておく。このような動作を行なうことによ
り、画像データはフレームメモリのバス幅から元のバス
幅へ順次復元される。

【００３９】上述した構成により、２４ｂｉｔ幅で入力
されてきた画像データは、３２ｂｉｔ幅の画像データへ
変換されるので、フレームメモリ１２のデータＩ／Ｏの
バス幅を有効に利用できるとともに、この変換途中に生
成された無効データはＣＫＥ信号によりフレームメモリ
に書き込まれない。また、フレームメモリ１２から画像
データを読み出す場合には、３２ｂｉｔ幅のまま読み出
し、その後第２バス幅変換部１３により元の２４ｂｉｔ
幅の画像データに順次復元することができる。

【００４０】このため、従来技術のようにフレームメモ
リの上位８ｂｉｔを無効にするようなことなくデータＩ
／Ｏを有効に利用し、フレームメモリ容量を有効に使用
することができる。 〈画像変換部５０の構成〉次に、フレーム内時分割階調
表示方式へ画像データを変換する画像変換部５０につい
て説明する。

【００４１】図６は、画像変換部５０の構成を説明する
ための回路図を示す。画像変換部５０は、２個のフレー
ムメモリ５１０、５２０と、書き込み回路５３０、読み
出し回路５４０及びフレームメモリ切替制御回路５５０
からなる。フレームメモリ５１０、５２０は、サブフィ
ールド毎の記憶領域を有し、各サブフィールドの記憶領
域は、プラズマディスプレイパネルの画素数分の２値デ
ータを記憶する容量を持っている。

【００４２】書き込み回路５３０は、書き込みバッファ
メモリ５３１、書き込み動作制御回路５３２、バス制御
回路５３３、５３４を備える。加えて、動作クロックと
して書き込み専用の動作クロックを使用しており、これ
に起因して位相保証回路５３５を備える。書き込みバッ
ファメモリ５３１は、ラインメモリを２個備え、書き込
み動作制御回路５３２の制御の下、サブフィールド部３
０より入力されてくる書き込みデータを、動作クロック
に同期して、２個のラインメモリに交互に書き込んでゆ
くと共に、これと逆位相の関係で、書き込みの終わった
ラインメモリから画像データを動作クロックに同期して
読み出し、バス制御回路５３３，５３４及び制御信号切
替回路５５０によって書き込みが許可されたフレームメ
モリ５１０（５２０）に、１ラインずつ画像データの書
き込みを行なう。一方のフレームメモリ５１０（５２
０）に１フレーム分の画像を書き込み終えると、制御信
号切替回路５５０が、フレームメモリの切替を行ない、
他方のフレームメモリ５２０（５１０）に対して画像デ
ータの書き込みを開始する。

【００４３】読み出し回路５４０は、入力選択回路５４
１、読み出しバッファ５４２、読み出し動作制御回路５
４３を備える。加えて、動作クロックとして読み出し専
用の動作クロックを使用しており、これに起因して位相
保証回路５４４を備える。上記書き込み回路５３０にお
いて書き込みの終わったフレームメモリに対しては、読
み出し動作制御回路５４３の制御の下、入力選択回路５
４１が、画像データの読み出しを行なう。

【００４４】入力選択回路５４１が行なう読み出しは、
サブフィールド単位で行なわれる。つまり、フレームメ
モリに書き込まれた画像データから同一のサブフィール
ドに属するデータを動作クロックに同期して、フレーム
メモリ内の全ラインから読み出す。読み出したサブフィ
ールドデータは読み出しバッファ５４２に順次格納さ
れ、１ライン分のサブフィールドデータを格納し終わる
と、そのサブフィールドデータが後続のＰＤＰ（図外）
へ出力される。

【００４５】フレームメモリ切替制御回路５５０は、フ
レームメモリ５１０、５２０に対する書き込み時と読み
出し時とで、動作クロックを切替るためのクロック切替
回路５５１と、何れのフレームメモリを選択するかのチ
ップセレクト信号等を動作クロックの切替に同期して切
替る制御信号切替回路５５２、５５３とからなる。上記
の回路の他に、本実施の形態では、ブランキング検出回
路６０１を備える。この回路６０１は、受信した画像デ
ータの垂直同期信号を検出して、帰線時間の開始時点に
クロック切替信号を生成する。

【００４６】（本実施の形態特有の構成）前記書き込み
動作クロックは、約３０ＭＨｚの周波数、読み出し動作
クロックは、約５３ＭＨｚの周波数としている。書き込
み動作クロックを上記周波数としたのは、以下の計算に
基づいている。例えば、ＶＧＡワイド（４８０×８５２
画素）、サブフィールド数をＳｎ＝１２、読み出し周期
をＴａ＝１．５μｓ、書込み水平周波数をｆｈ＝３２ｋ
Ｈｚ、フレームメモリのデータバス幅を３２ｂｉｔとし
た場合、書込み時の動作クロック周波数ｆｗは、 ｆｗ＝ｆｈ＊８５２＊３＊Ｓｎ／３２＝約３０ＭＨｚ となる。他方、読み出し時の動作クロック周波数ｆｒ
は、 ｆｒ＝（１／Ｔａ）＊８５２＊３／３２＝５３ＭＨｚ となる。

【００４７】この周波数のクロックは、本回路より上段
側における画像信号を処理する際に用いられるドットク
ロックをそのまま利用できるし、或は、水平同期信号を
抽出してこれを周波数逓倍することにより生成すること
が出来る。読み出し動作クロックは、従来から使用して
いるものを用いる。位相保証回路５３５、５４４は、フ
レームメモリ５１０、５２０に供給する制御信号のうち
チップセレクト（CS）信号は、図７（ｂ）に示す位相で
出力するが、CS信号以外の制御信号は、図７（ｄ）に示
すように、チップセレクト（CS）信号がLowとなる期間
を含み、その前後に１クロック周期以上の期間、“Vali
d”状態を保つようその位相を保証する回路である。

【００４８】この回路は図示はしないが、例えば、書き
込み動作クロック、読み出し動作クロックをカウント
し、CS信号でリセットされるカウンタと、そのカウンタ
が、クロック１周期に相当するカウント値“K1”に達し
たとき及びリセットされる値“R”よりクロック１周期
に相当するカウント数だけ小さな値“R−K1”に達した
ときに、CS信号以外の制御信号を”Don’t care“か
ら”Valid“に、或はその逆にする処理を行なう回路並
びにCS信号はそのまま出力する回路とから構成できる。

【００４９】このように、CS信号以外の制御信号をCS信
号の”Valid“期間より長い期間”Valid“に保持するよ
うにしたので、チップセレクト（CS）信号以外の制御信
号が遅延してもクロックのセットアップ・ホールド期間
のマージンを確保することが出来る。この結果、CS信号
にのみ遅延調整回路を用いればよく、後段にクロック切
替回路を追加しても高速なフレームメモリの動作を保証
することが出来る。なお、図７（ａ）は、書き込み又は
読み出しの動作クロック、図７（ｃ）は、ＣＳ信号以外
の制御信号の波形図である。

【００５０】制御信号切替回路５５２、５５３は、ブラ
ンキング検出回路６０１から与えられる切替信号によっ
て、書き込み側の位相保証回路５３５から出力される制
御信号と読み出し側の位相保証回路５４４から出力され
る制御信号との切替を行なう。この場合、２つの制御信
号切替回路５５２と５５３とは、一方が書き込み側の位
相保証回路５３５から出力される制御信号を選択する
と、他方は読み出し側の位相保証回路５４４を選択する
よう、丁度逆位相の関係で切替られる。

【００５１】クロック切替回路５５１は、書き込み時、
フレームメモリに書き込み動作クロックを供給し、読み
出し時、読み出し動作クロックを供給するよう切替るも
のであるが、本実施の形態では、書き込み動作クロック
と読み出し動作クロックとが非同期であるため、切替に
１クロック周期以上を保証している。図８は、そのよう
なクロック切替を保証するクロック切替回路５５１の具
体例を示す。図中、TR、TWはフリップフロップである。
書き込み動作クロックWCLK、読み出し動作クロックRCLK
は、４つのアンド回路と２つのオア回路を通じて切替後
クロックSGCLKA、SGCLKBとして出力される。図９に、ク
ロック切替回路５５１の切替動作を説明する波形図を示
す。図示例では、“Ａ”のタイミングで切替信号が発さ
れた場合を示している。そして、クロックの立ち下がり
エッジを捕らえてクロックの切替を行なうこととしてい
る。読み出しから書き込みへの切替であれば、“Ｂ”の
タイミングで、読み出し動作クロックを停止させ、
“Ｅ”のタイミングで書き込み動作クロックを出力開始
する。書き込みから読み出しへのタイミングであれば、
“Ｃ”のタイミングで、書き込み動作クロックを停止さ
せ、“Ｄ”のタイミングで読み出し動作クロックを出力
開始する。いずれの場合も、切替にクロックの１周期以
上の期間を確保している。クロック切替回路５５１から
出力されるクロックSGCLKAがフレームメモリ５１０に供
給され、SGCLKBがフレームメモリ５２０に供給される。

【００５２】（画像変換部５０の動作）上記構成によれ
ば、書き込みバッファ５３０に１ラインずつドットクロ
ックに同期して画像データの書き込みが行われる一方、
書き込みバッファ５３０に書き込まれた画像データが読
み出されて、バス制御回路５３３，５３４で選択された
フレームメモリ５１０（５２０）に書き込まれて行く。
このときのフレームメモリへの書き込み速度は、書き込
み動作クロックによって決まる。本実施形態の場合、約
３０ＭＨｚと低速であり、ドットクロックと同一速度な
ので、１のフレームメモリが書き込み側に選択されてい
るほぼ全期間を使って書き込みが行なわれる。

【００５３】一方、このとき、残りのフレームメモリ５
２０（５１０）からは、入力選択回路５４１が選択する
１のサブフィールドから順次、画像データが読み出さ
れ、読み出しバッファ５４２を通じて、後段の図示しな
いプラズマディスプレイパネル駆動回路へ出力される。
このときのフレームメモリからの読み出し時の速度は、
約５３ＭＨｚと高速である。

【００５４】各フレームメモリ５１０，５２０に対し１
フレーム分の画像データが書き込み及び読み出し完了す
れば、バス制御回路５３３，５３４、制御信号切替回路
５５２，５５３、クロック切替回路５５１の作用によっ
て、フレームメモリ５１０、５２０の切替が行なわれ、
読み出しの完了したフレームメモリ５２０（５１０）に
対して書き込み動作がなされ、書き込みの完了したフレ
ームメモリ５１０（５２０）に対して読み出し動作が行
われる。この切替において、書き込み動作クロックと読
み出し動作クロックが非同期であるものの、クロック切
替回路５５１が１クロック期間以上を保証してクロック
の切替を行なうようにしているので、フレームメモリに
対する書き込み、読み出し動作がクロックの切替直後に
おいても整然となされる。

【００５５】以上説明したように、フレーム内分割階調
表示方式への画像変換部５０は、フレームメモリに対し
て、画像データをライン毎に時系列に書き込む際と、フ
レームメモリから、重みデータに分割して読み出す際と
で、動作クロックの周波数を変えているので、読み出し
時には必要とされる高速クロックを用いる一方、書き込
み時には書き込み期間一杯を使って画像データの書き込
みを行なうよう低速クロックを用いることが出来、その
結果、書き込み側回路にとって、高周波対応の制約が緩
和され、その分設計の自由度が高く、また、回路コスト
が安くつくといった利点を有すると共に、動作中におい
ては、従来のように高速な読み出し動作クロックを書き
込み動作クロックとして用いる場合と比べて、クロック
の周波数が低減された分だけ電力消費量も発熱量も少な
くなり、動作の安定性、エネルギーロスの低減が実現す
るといった効果がある。

【００５６】上記実施の形態の画像変換部５０において
は、フレームメモリを２個用いているが、３個以上用い
て、それらのフレームメモリを順繰りに用いて画像デー
タの書き込み、読み出しを行なうようにすることも出来
る。画像変換部５０におけるクロックの切替は、実施の
形態では、垂直ブランキング期間に行なうようにしてい
るが、これは垂直走査を１回行なう間に、水平走査を繰
り返し行なう走査方式で撮影された通常の画像データを
対象としたからであり、もし、水平走査を１回行なう間
に、垂直走査を繰り返し行なう走査方式で撮影された画
像データを対象とした場合には、水平ブランキング期間
にクロックの切替を行なえば良い。

【００５７】なお、本実施の形態においては、画像表示
装置としてＰＤＰを例に説明してきたが、これに限定さ
れずフォーマット変換を必要とする画像表示装置に画像
表示をする場合に本発明を適用することができる。ま
た、本実施の形態においては、入力されてきた画像デー
タのバス幅を２４ｂｉｔ、フレームメモリ１２のデータ
Ｉ／Ｏのバス幅を３２ｂｉｔとして説明してきたが、特
に限定されるものではなく、これらのバス幅の最小公倍
数をフレームメモリのデータＩ／Ｏのバス幅で割った値
の個数分、そのデータＩ／Ｏのバス幅を持つレジスタを
第１，２バス幅変換部に設ければ、これ以外のバス幅に
おいても対応することができる。

【００５８】

【発明の効果】以上説明してきたように、本発明にかか
る画像表示前処理装置によれば、入力されてきた画像デ
ータを画像表示に適するフォーマットに変換する前に格
納するフレームメモリと、前記画像データのデータバス
幅である第１のバス幅を、前記フレームメモリのバス幅
である第２のバス幅に変換して、前記フレームメモリに
書き込む第１のバス幅変換回路と、前記フレームメモリ
に書き込まれた画像データを読み出した後、第１のバス
幅に復元して出力する第２のバス幅変換回路と、前記第
１のバス幅変換回路、第２のバス幅変換回路、およびフ
レームメモリの動作タイミングを制御するための制御信
号を出力する制御回路とを備えているので、入力されて
きた画像データが第１のバス幅から第２のバス幅へ変換
され、フレームメモリから読み出されるときは第２のバ
ス幅から第１のバス幅へ復元される結果、従来技術のよ
うにフレームメモリのバス幅および容量の一部を使用し
ない状態が解消され、フレームメモリの容量を有効に利
用できるとともに、データ量の大きい高解像度の画像デ
ータを扱う場合においても不要なフレームメモリを設け
る必要がなくなりコスト的に優れるといった効果があ
る。

【００５９】また、本発明に係る画像表示前処理装置に
よれば、書き込みデータ保持レジスタ群及び読み出しデ
ータ保持レジスタ群に画像データを格納する際のクロッ
クと、該レジスタ群から画像データを出力する際のクロ
ックとは何れも同一のクロックを用いることができるの
で、通常のバス幅変換に見られる、バス幅変換前後に生
ずるデータ速度の違いに対応して異なるクロックパルス
を使用するといった必要がなくなるために、新たにクロ
ックを生成する装置を設けなくてもよいという効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るＰＤＰ表示装置のブ
ロック図である。

【図２】第１バス幅変換部の構成を示す回路図である。

【図３】第１バス幅変換部の動作を説明するためのタイ
ミングチャートである。

【図４】第２バス幅変換部の構成を示す回路図である。

【図５】第２バス幅変換部の動作を説明するためのタイ
ミングチャートである。

【図６】画像変換部の回路を示すブロック図である。

【図７】図６中の位相保証回路の動作を説明するための
波形図である。

【図８】クロック切替回路の具体例を示す論理回路図で
ある。

【図９】クロック切替回路のクロック切替動作を示す波
形図である。

【符号の説明】

１０ メモリ部 １１ 第１バス幅変換部 １２ フレームメモリ １３ 第２バス幅変換部 １４ メモリ制御部 ２０ 画像処理部 ３０ サブフィールド変換部 ４０ サブフィールド変換テーブル ５０ 画像変換部 １１１，１１２，１１３，１３１，１３２，１３３
レジスタ ５１０，５２０ フレームメモリ ５３０ 書き込み回路 ５４０ 読み出し回路 ５５０ フレームメモリ切替制御回路 ５３１ 書き込みバッファメモリ ５３２ 書き込み動作制御回路 ５３３，５３４ バス制御回路 ５３５，５４４ 位相保証回路 ５４１ 入力選択回路 ５４２ 読み出しバッファ ５４３ 読み出し動作制御回路 ５５１ クロック切替回路 ５５２，５５３ 制御信号切替回路 ６０１ ブランキング検出回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】 入力されてきた画像データを画像表示に
   適するフォーマットに変換する前に格納するフレームメ
   モリと、 前記画像データのデータバス幅である第１のバス幅を、
   前記フレームメモリのバス幅である第２のバス幅に変換
   して、前記フレームメモリに書き込む第１のバス幅変換
   回路と、 前記フレームメモリに書き込まれた画像データを読み出
   した後、第１のバス幅に復元して出力する第２のバス幅
   変換回路と、 前記第１のバス幅変換回路、第２のバス幅変換回路、お
   よびフレームメモリの動作タイミングを制御するための
   制御信号を出力する制御回路とを備えることを特徴とす
   る画像表示前処理装置。
2. 【請求項２】 前記第１のバス幅変換回路は、第１のバ
   ス幅と第２のバス幅との最小公倍数に相当するビット数
   の書き込みデータ保持レジスタ群を備え、 前記制御回路は、前記書き込みデータ保持レジスタ群に
   対し第１のバス幅に相当するビット数分のレジスタをク
   ロックに同期して順次有効化し、有効化されたレジスタ
   に画像データを格納する制御を行なう書き込みデータ格
   納制御回路部と、 前記書き込みデータ保持レジスタ群から第２のバス幅に
   相当するビット数のレジスタをクロックに同期して順次
   有効化し、有効化されたレジスタからその中に格納され
   た画像データをフレームメモリへ出力する書き込みデー
   タ出力制御回路部とを備えることを特徴とする請求項１
   記載の画像表示前処理装置。
3. 【請求項３】 前記書き込みデータ格納制御回路部は、
   第１のバス幅のレジスタを有効化する制御を毎クロック
   において行ない、 前記書き込みデータ出力制御回路部は、書き込みデータ
   保持レジスタ群中の全てのレジスタに対し一回当たり有
   効化を行なったら、１クロックの間、どのレジスタも有
   効化しない休止期間を設ける制御を行なうことを特徴と
   する請求項２記載の画像表示前処理装置。
4. 【請求項４】 前記第２のバス幅変換回路は、第１のバ
   ス幅と第２のバス幅との最小公倍数に相当するビット数
   の読み出しデータ保持レジスタ群を備え、 前記制御回路は、前記読み出しデータ保持レジスタ群に
   対し第２のバス幅に相当するビット数のレジスタをクロ
   ックに同期して順次有効化し、その有効化されたレジス
   タに、フレームメモリから同一ビット数の画像データを
   格納する制御を行なう読み出しデータ格納制御回路部
   と、 前記読み出しデータ保持レジスタ群から第１のバス幅に
   相当するビット数のレジスタをクロックに同期して順次
   有効化し、有効化されたレジスタからその中に格納され
   た画像データを出力する制御を行なう読み出しデータ出
   力制御回路部とを備えることを特徴とする請求項１乃至
   ３のいずれかに記載の画像表示前処理装置。
5. 【請求項５】 前記読み出しデータ格納制御回路部は、
   読み出しデータ保持レジスタ群中の全てのレジスタに対
   し一回当たり有効化を行なったら、１クロックの間、ど
   のレジスタも有効化しない休止期間を設ける制御を行な
   い、 前記読み出しデータ出力制御回路部は、第２のバス幅の
   レジスタを有効化する制御を毎クロックにおいて行なう
   ことを特徴とする請求項４記載の画像表示前処理装置。
6. 【請求項６】 前記第１のバス幅が、２４ビットであ
   り、第２のバス幅が３２ビットであることを特徴とする
   請求項１乃至５のいずれかに記載の画像表示前処理装
   置。
7. 【請求項７】 前記書き込みデータ保持レジスタ群及び
   読み出しデータ保持レジスタ群に画像データを格納する
   際のクロックと該レジスタ群から画像データを出力する
   際のクロックとは何れも同一のクロックが用いられるこ
   とを特徴とする請求項２乃至６のいずれかに記載の画像
   表示前処理装置。
8. 【請求項８】 入力されてきた画像データを画像表示に
   適するフォーマットに変換する前に格納するフレームメ
   モリを備えた画像表示装置であって、 前記画像データを前記第１のバス幅から前記第２のバス
   幅に変換して、前記フレームメモリに書き込む第１のバ
   ス幅変換回路と、 前記フレームメモリに書き込まれた画像データを第２の
   バス幅で読み出した後、第１のバス幅に復元して出力す
   る第２のバス幅変換回路と、 前記第１のバス幅変換回路、第２のバス幅変換回路、お
   よびフレームメモリの動作タイミングを制御するための
   制御信号を出力する制御回路とを備えることを特徴とす
   る画像表示装置。