JPH0437435B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明はCRTコントローラであつて、カラー
データ、アトリビユートデータの少なくとも一方
を水平ブランキング期間に読み出して画像表示に
用いることにより、水平表示期間に画像情報が伝
送されるシステムに対応でき、CPUの処理効率
を向上させる。

〔産業上の利用分野〕

本発明はCRTコントローラに関し、メモリよ
り１画面分の画像データを順次読み出し、この画
像データを映像信号に変換してCRTに表示させ
るCRTコントローラに関する。

一般に、画像表示システムではRAMに１画面
分の画像データを記憶させ、CRTの水平同期及
び垂直同期に応じてRAMより画像データを順次
読み出し、読み出された画像データを映像信号に
変換してCRTに供給し表示を行なう。

このような画像表示システムでは、CRTコン
トローラを設けてRAMより表示用の画像データ
を読み出させ、CPUにはRAMの書き換え及びそ
の他の処理を行なわせて、システムにおける表示
画像の書き換え速度の高速化等を計つている。

〔従来の技術〕

第５図は従来の画像表示システムの一例のシス
テム構成図を示す。同図中、CPU１０はRAM１
１から画像データを読み出し、かつ画像データを
書き込む。また、CRTコントローラ（以下
「CRTC」と言う）にはRAM１１より表示のた
めに画像データを読み出す。上記CPU１０、
CRTC１２夫々はマルチプレクサ１３を介してい
ずれか一方がRAM１１をアクセスする。

RAM１１より読み出された表示用の画像デー
タはビデオ信号発生回路１４に供給され、ここで
映像信号としての原色信号Ｒ、Ｇ、Ｂに変換され
る。原色信号Ｒ、Ｇ、ＢはCRTC１２よりの同期
信号と共にCRT１５に供給され、CRT１５で表
示が行なわれる。

〔発明が解決しようとする問題点〕

従来システムでは、CRTC１２は、水平表示期
間に所定周期でRAM１１をアクセスして表示用
の画像データを読み出し、CPU１０は水平ブラ
ンキング期間及び垂直ブランキング期間にRAM
１１をアクセスして画像データの書き込み等を行
なつている。

しかし、例えばキヤプテンシステムにおいて
は、走査期間、ブランキング期間の区別なく
CPU１０に画像情報が伝送される。従つて、
CPU１０は水平表示期間内であつてもRAM１１
をアクセスして画像データの書き込み等を行なう
必要があり、従来のCRTC１２では対応できない
という問題点があつた。

また、CPU１０でRAM１１のアクセス要求が
発生しても、CPU１０は水平ブランキング期間、
垂直ブランキング期間となるまで、RAM１１の
アクセスを待たされ、CPU１０の処理効率が悪
く、RAM１１のアクセスが遅いという問題点が
あつた。

本発明はこのような点にかんがみてなされたも
のであり、キヤンプテンシステムに対応でき、
CPUの処理効率を向上させるCRTコントローラ
を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のCRTコントローラの原理ブ
ロツク図を示す。

同図中、１はカラーデータとアトリビユートデ
ータと複数のパターンデータとで１表示ブロツク
を表わす画像データが少なくとも１画面分記憶さ
れたメモリである。

読出手段２は表示ブロツクの走査線数につき１
回の水平ブランキング期間に水平方向１行の全表
示ブロツクのカラーデータ及びアトリビユートデ
ータのいずれか一方又は両方を読み出し、各水平
表示期間に上記カラーデータ及びアトリビユート
データの残りの一方とパターンデータとを時分割
で順次読み出す。

格納手段３は、水平ブランキング期間に読み出
されたデータを表示ブロツクの走査線分の水平走
査周期の期間格納し、水平表示期間に読み出され
たデータを所定期間格納して、カラーデータとア
トリビユートデータとパターンデータとを同時に
出力する。

変換手段４は格納手段３より供給されるカラー
データとアトリビユートデータとパターンデータ
との画像データを映像信号に変換してCRT５に
表示させる。

〔作用〕

本発明においては、カラーデータ、アトリビユ
ートデータの少なくとも一方が水平ブランキング
期間に読み出されるため、水平表示期間内の画像
表示のためのメモリ１をアクセスする時間が短縮
される。またカラーデータ、アトリビユートデー
タの少なくも一方は表示ブロツクの走査線数につ
き１回だけしか読み出されないため１画面の画像
を表示するためのメモリ１のアクセス回数が大幅
に減少する。

〔実施例〕

第２図は本発明になるCRTコントローラの一
実施例のブロツク系統図を示す。同図中、クロツ
ク発生回路３０には端子２９より画像表示システ
ムのクロツク信号が入来し、クロツク発生回路３
０はシステムクロツク信号より表示画面の２ドツ
トに対応するクロツク信号を生成し、このクロツ
ク信号を水平カウンタ３１等のCRTC内部の各回
路に供給する。

水平カウンタ３１はクロツク信号をカウント
し、そのカウント値は水平コントローラ３２で所
定値が比較され、ここで１水平走査周期毎にパル
スが生成される。このパルスは垂直カウンタ３３
でカウントされ、カウント値は垂直コントローラ
３４で所定値と比較され、ここで１垂直走査周期
毎にパルスが生成される。

水平コントローラ３２、垂直コントローラ３４
夫々の出力パルスは同期信号発生回路３５に供給
されて水平同期信号、垂直同期信号が生成され
る。上記の同期信号は後述の演算及び制御回路３
６等に供給されると共に、端子３７ａ，３７ｂよ
りCRT５に供給される。また、この画像表示シ
ステムで生成される映像と他の映像とは混合して
表示するスーパーインポーズ表示を行なう場合に
は、他の映像の同期信号が端子３７ａ，３７ｂよ
り同期信号発生回路３５に供給されて、CRTCの
同期がとられる。

インターフエース回路４０は端子４１を介して
CPUに接続され、CPUより各種の制御信号が入
来し、CRTCの出力する各種制御信号がCPUに
供給される。また、データバス４２、アドレスレ
ジスタ４４は夫々端子４３，４５を介してCPU
に接続されている。

内部レジスタ４６にはCPUよりデータバス４
２に入来した初期化用の画像データ、トリガ信
号、CPUのメモリ１に対するアドレス等が格納
され、転送テーブル４７にはCPUよりデータバ
ス４２より入来する書き込み用の画像データ、メ
モリ１より読み出されCPUに供給される画像デ
ータ等が格納される。上記内部レジスタ４６と転
送テーブル４７で保持手段６が構成されている。
ルツクアツプテーブル（以下「LUT」と略す）
４８は固定のテーブルでLUT４９ａ，４９ｂは
CPUで書き換え可能なテーブルである。

データバス４２に入来するデータ、アドレス等
を内部レジスタ４６、転送テーブル４７、LUT
４９，５０のうちのいずれに供給するかはCPU
よりアドレスレジスタ４４に供給されるアドレス
により指定される。

ここで、画像表示は表示ブロツク単位で行なわ
れる。表示ブロツクは水平方向４ドツト×垂直方
向４ドツトで構成する第１の表示モード、水平方
向８ドツト×垂直方向12ドツトで構成する第２の
表示モード等がある。

画像データは上記第１、第２の表示モードに拘
らず、１ビツトが１ドツトを表わす１バイト８ビ
ツトのパターンデータと、各４ビツトでフオアグ
ランド・カラー、バツクグランド・カラーを表わ
す１バイト８ビツトのカラーデータと、アンダー
ライン表示、点滅表示等の属性を表わす１バイト
８ビツトのアトリビユートデータとから構成され
ている。なお、第１の表示モードでは１バイトの
パターンデータは２表示ブロツクの１ライン分の
データであり、第１の表示モードでは４バイトの
パターンデータの各バイトにつき４ビツトで１表
示ブロツクが表わされ、第２の表示モードでは12
バイトのパターンデータで１表示ブロツクが表わ
される。

メモリアクセスタインミングコントローラ５０
は、クロツク信号、水平同期、垂直同期信号及び
水平コントローラ３２、垂直コントローラ３４
夫々の出力パルスを供給され、また内部レジスタ
４６より表示モード制御信号を供給させており、
これらの信号に応じてメモリ１の書き込み／読み
出しを制御する制御信号をリード／ラインコント
ローラ５１に供給し、メモリ１のアドレス値を可
変する制御信号をアドレスカウンタ及びリミツタ
５２に供給し、転送制御用の制御信号を転送制御
回路５３に供給する。

リード／ラインコントローラ５１は読み出し時
にリードイネーブル信号、書き込み時にライトイ
ネーブル信号夫々を生成して端子５４よりメモリ
１に供給する。また、アドレスカウンタ及びリミ
ツタ５２の出力するアドレスはアドレスコントロ
ーラ５５でメモリ１をアクセスするための形態に
変換されて端子５６よりメモリ１に供給される。
これはメモリ１としてダイナミツクRAMを用い
るか又はスタテイツクRAMを用いるかによつ
て、アドレスの形態が異なるためである。

上記の水平コントローラ３２、垂直コントロー
ラ３４、内部レジスタ４５、メモリアセスタイミ
ングコントローラ５０、リード／ラインコントロ
ーラ５１、アドレスカウンタ及びリミツタ５２、
アドレスコントローラ５５で読出手段２が構成さ
れている。

また、メモリ１より表示用として読み出された
画像データは端子５８より格納手段３であるバツ
フア５９に供給され、パターンデータ、カラーデ
ータ、アトリビユートデータは夫々パターンバツ
フア５９ａ、カラーバツフア５９ｂ、アトリビユ
ートバツフア５９ｃに別々に格納される。演算及
び制御回路３６はバツフア５９より供給されるパ
ターンデータ、カラーデータ、アトリビユートデ
ータの演算処理を行ない、ドツト単位のカラーコ
ードデータを生成してセレクタ６０に供給する。

セレクタ６０はLUT４８，４９ａ，４９ｂの
うち内部レジスタ４０からの表示によ選択された
テーブルを用いて上記カラーコードデータを赤、
縁、青夫々４ビツトで計12ビツトの原色カラーデ
ータに変換し、Ｄ／Ａ変換回路６１に供給する。
Ｄ／Ａ変換回路６１は端子６２より供給されるア
ナログ用電源を基準として上記原色カラーデータ
をアナログの原色信号Ｒ、Ｇ、ＢにＤ／Ａ変換
し、端子６３よりCRT５に供給し、CRT５で画
像の表示が行なわれる。上記のLUT４８〜４９
ｂ、バツフア５９、演算及び制御回路３６、セレ
クタ６０、Ｄ／Ａ変換回路６１で変換手段４が構
成されている。

第３図は上記CRTコントローラの要部の一実
施例の詳細なブロツク系統図を示す。同図中、第
２図と同一部分には同一符号をす。

第３図において、水平カウンタ３１には端子７
０より第４図Ａに示すクロツク信号ａが入来し、
水平カウンタ３１はこのクロツク信号ａをカウン
トして、そのカウント値を水平コントローラ３２
に供給する。なお、上記クロツク信号ａの１周期
に表示画面上では２ドツトの表示が行なわれる。

水平コントローラ３２はカウント値が１水平走
査周期に相当する値となる水平クリア信号を生成
して水平カウンタ３１をクリアすると共に、第１
の表示モードにおいて第４図Ｂ，Ｃ，Ｄ，Ｅ夫々
示すタイミング信号ｂ，ｃ，ｄとタイミング信号
ｅとを生成する。タイミング信号ｂはパターンア
ドレスの出力を指示する信号であり、水平表示期
間に８クロツク周期毎に生成され、そのパルス幅
は１クロツク周期である。タイミング信号ｃはカ
ラーアドレスの出力を指示する信号であり、タイ
ミング信号ｂの立下がりから１クロツク周期後に
立上がりパルス幅が２クロツク周期である。タイ
ミング信号ｄはアトリビユートアドレスの出力を
表示する信号であり、水平表示期間にＬレベルで
水平ブランキング期間にＨレベルに立上がりパル
ス幅が34クロツク周期の信号である。タイミング
信号ｅはタイミング信号ａと同一の信号でパター
ン、カラー、アトリビユート夫々のデータの出力
を指示する。

更に水平コントローラ３２は水平走査周期のパ
ルスを生成して端子７１から同期信号発生回路３
５に供給する。なお、タイミング信号ｂの立下が
りからタイミング信号ｃの立上がりまでの期間
は、スムージングを行なう際に次のラスタのパタ
ーンデータを読み出すためのタイミング信号ｂと
同様のタイミング信号が出力される。

水平コントローラ３２の出力する水平クリア信
号は垂直カウンタ３３に供給され、垂直カウンタ
３３はこの水平クリア信号をカウントして、その
カウント値を垂直コントローラ３４に供給する。
垂直コントローラ３４はカウント値が１垂直走査
周期に相当する値となると垂直クリア信号を生成
して垂直カウンタ３３をクリアすると共に、垂直
走査周期のパルスを生成して端子７２から同期信
号発生回路３５に供給する。

また、水平クリア信号はメモリアクセスタイミ
ングコントローラ５０を構成するラスタカウンタ
７３に供給され、ラスタカウンタ７３は水平クリ
ア信号をカウントして、そのカウント値をラスタ
デコーダ７４に供給する。ラスタデコーダ７４は
第１の表示モードにおいてカウント値が「３」で
ある期間Ｈレベルのゲート信号を生成してアンド
回路７５に供給すると共に、カウント値が「４」
となつたときラスタクリア信号を生成してラスタ
カウンタ７３のクリア端子CLR１に供給する。
また、ラスタカウンタ７３のクリア端子CLR２
には垂直クリア信号が供給されている。これによ
つてラスカウンタ７３は垂直走査の開始直前に
「０」にクリアされ、その後４水平走査周期毎に
「０」にクリアされる。

アンド回路７５には水平コントローラ３２の出
力するタイミング信号ｄが供給されており、ゲー
ト回路７５は、第１の表示モードにおいてラスタ
カウンタ７３のカウント値が「３」で表示ブロツ
クの最後の第４ラスタが表示された直後の水平ブ
ランキング期間にタイミング信号ｄを取り出し、
タイミング信号ｆとして出力する。

水平コントローラ３２の出力するタイミング信
号ｂはメモリアクセスタイミグコントローラ５０
を介して内部レジスタ４６内のパターンスタート
アドレスレジスタ７６及びパターンバツフア５９
ａに供給され、タイミング信号ｃはメモリアクセ
スタイミングコントローラ５０を介してカラース
タートアドレスレジスタ７７及びカラーバツフア
５９ｂに供給される。タイミング信号ｅはメモリ
アクセスタイミングコントローラ５０を介してパ
ターンバツフア５９ａ、カラーバツフア５９ｂ、
アトリビユートバツフア５９ｃ夫々に供給され
る。また、メモリアクセスタイミングコントロー
ラ５０のアンド回路７５の出力するタイミング信
号ｆはアトリビユートスタートアドレスレジスタ
７８及びアトリビユートバツフア５９ｃに供給さ
れる。パターンスタートアドレスレジスタ７６、
カラースタートアドレスレジスタ７７、アトリビ
ユートスタートアドレスレジスタ７８夫々は供給
されるタイミング信号ｂ、ｃ、ｆ夫々の立上がり
時に、夫々に格納されているスタートアドレスを
アドレスカウンタ及びリミツタ５２内のアドレス
カウンタ８０にロードし、かつタイミング信号
ｂ、ｃ、ｆ夫々の立下がり時にアドレスカウンタ
８０のアドレス値を夫々にセーブする。アドレス
カウンタ８０は端子８１より供給されるクロツク
信号ａによりアドレス値をインクリメントして端
子８２から第２図示のアドレスコントローラ５５
に供給され、ここでメモリ１をアクセスする形態
とされてメモリ１に供給される。

メモリ１は約7kバイトのパターンデータ領域、
約0.35kバイトのカラーデータ領域、約0.35kバイ
トのアトリビユート領域夫々がアドレスに応じて
設定されており、１アドレスで２バイト16ビツト
のデータの書き込み／読み出しを行なう。

アドレスカウンタ８０の出力アドレス値に応じ
てメモリ１より読み出されたパターンデータ、カ
ラーデータ、アトリビユートデータ夫々は第３図
に示す端子５８よりデータバス８３を介してパタ
ーンバツフア５９ａ、カラーバツフア５９ｂ、ア
トリビユートバツフア５９ｃ夫々に供給される。

パターンバツフア５９ａはタイミング信号ｂの
Ｈレベル期間に入来する２バイト４表示ブロツク
分のパターンデータをラツチして、タイミング信
号ｅのＨレベル期間に端子８４ａから第２図示の
演算及び制御回路３６に供給する。カラーバツフ
ア５９ｂはタイミング信号ｃのＨレベル期間に入
来する４バイト４表示ブロツク分のカラーデータ
を１クロツク周期毎に２バイトずつラツチして、
タイミング信号ｅのＨレベル期間に１バイトずつ
端子８４ｂから演算及び制御回路３６に供給す
る。アトリビユートバツフア５９ｃはタイミング
信号ｆのＨレベル期間に入来する68バイト68表示
ブロツク分のアトリビユートデータをラツチし
て、タイミング信号ｅのＨレベル期間に１バイト
ずつ端子８４ｃから演算及び制御回路３６に供給
する。

ところで、クロツク信号ａの１周期は約
350nsecで、メモリ１のメモリサイクルは約
350nsecである。更にCRTの表示画面における１
水平表示期間は136クロツク周期で、水平ブラン
キング期間は46クロツク周期であり、垂直表示期
間は204水平走査周期で垂直ブランキング期間は
58水平走査周期である。

ここで第１の表示モードにおいては、１水平表
示期間にパターンデータ34バイト、カラーデータ
68バイト、アトリビユートデータ68バイトの計
170バイトをメモリ１から読み出す必要があり、
更にスムーシングを行なうとすれば計204バイト
が必要である。このためメモリ１が１アドレスで
１バイト８ビツトの読み出し／書き込みであれば
１水平走査周期182クロツク周期ではスムーシン
グを行なうことができないため、メモリ１は１ア
ドレスで２バイト16ビツトの読み出し／書き込み
を行なう構成とされている。

また、136クロツク周期の水平表示期間のうち、
17クロツク周期でパターンデータ34バイトを読み
出し、34クロツク周期でカラーデータ68バイトを
読み出し、アトリビユートデータは水平ブランキ
ング期間に読み出している。従つて、水平表示期
間の残りの85クロツク周期をCPUで使用するこ
とができる。

なお、第４図Ｃのタイミング信号ｃの立下がり
後タイミングｂの立上がりまでの４クロツク周期
でメモリ１より別の画像データを読み出して先に
述べた映像信号とは別の映像信号を生成し、２系
統の映像信号を切換えて２種類の画像の切換表示
を行なうことも可能である。

また、１ライン毎にアトリビユートデータを読
み出すとすれば、第１の表示モード１画面につき
13872（＝68×204）バイトのアトリビユートデー
タを読み出されなければならない。しかし、上記
実施例では４ライン毎の水平ブランキング期間に
アトリビユートデータを読み出しているため、１
画面につき3468バイトのアトリビユートデータを
読み出すだけで良く、メモリ１のアクセス回数は
上記の25％つまり1734回で済む。

なお、CPUによりメモリ１に画像データを書
き込む場合には、CPUの出力する書き込みアド
レス、転送ワード数等の情報がデータバス４２よ
り内部レジスタ４６内のリードアドレスレジスタ
に供給されて格納され、書き込み用の画像データ
がデータバス４２より転送テーブル４７に供給さ
れて格納され、更に、CPUよりのアクセス開始
を指示するトリガ信号がデータバス４２を介して
内部レジスタ４６に供給されて格納される。

上記トリガ信号の入来により、メモリアクセス
タイミングコントローラ５０はタイミング信号
ｂ，ｃ，ｆ全てのＬレベル時にＨレベルとなるラ
イトタイミング信号を生成し、このライトタイミ
ング信号のＨレベル時にリードアドレスレジスタ
のアドレスをアドレスカウンタ８０にロードして
クロツク周期でインクリメントし、得られた書き
込み用のアドレスがメモリ１に供給される。

これと同時に、リード／ラインコントローラ５
４はメモリアクセスタイミングコントローラ５０
よりの制御信号に応じて、端子５４よりメモリ１
にライトイネーブル信号を供給する。またライト
タイミング信号のＨレベル時にクロツク周期毎に
転送テーブル４７内の画像データが順次転送制御
回路５３に供給され、ここで選択されてリード／
ライト切換回路６１に供給される。リード／ライ
ト切換回路６１はリード／ライトコントローラ５
１よりの制御信号に応じてライトモードとされて
おり、上記画像データを端子５８よりメモリ１に
供給する。

これによつて、水平表示期間においても、メモ
リイにはCPUよりの画像データが順次書き込ま
れる。

なお、転送ワード数と同一ワード数だけの画像
データがメモリ１に書き込まれ、又は読み出され
ると、メモリアクセスタイミングコントローラ５
０はリード／ライトタイング信号を強制的にＬレ
ベルとし、これによつてCPUよりのメモリ１の
書き込み及び読み出しが停止する。

このように、CPUはメモリ１のアクセス要求
が発生した時点でメモリ１の書き込みアドレス及
び書き込みデータをCRTCに供給し、その後他の
処理を行なうことができ、CPUの処理効率が向
上する。また、CPUによるメモリ１の書き込み
又は読み出しは水平表示期間に行なわれるので書
き込み又は読み出しが高速に行なわれ、CRTCと
メモリ１との間のデータバス及びアドレスバスの
使用効率が向上する。更にマルチプレクサ等の回
路を必要とせず画像表示システムの構造を簡単に
することができる。

〔発明の効果〕

以述の如く、本発明によれば、水平表示期間内
にCPUでメモリに画像データを書き込むことが
でき、キヤプテンシステムに対応することがで
き、CPUの処理効率を向上させることができ、
メモリのアクセスを高速に行なうことができる。

【図面の簡単な説明】

第１図は本発明のCRTコントローラの原理ブ
ロツク図、第２図は本発明のCRTコントローラ
の一実施例のブロツク系統図、第３図は第１図示
のCRTコントローラの一部のブロツク系統図、
第４図は第３図示の回路各部の信号のタイムチヤ
ート、第５図は従来の画像表示システムの一例の
ブロツク系統図である。 図中において、１はメモリ、２は読出手段、３
は格納手段、４は変換手段、５はCRT、４６は
内部レジスタ、４７は転送テーブル、５０はメモ
リアクセスタイミングコントローラ、５１はリー
ド／ライトコントローラ、５２はアドレスカウン
タ及びリミツタ、５３は転送制御回路、５５はア
ドレスコントローラ、５７はリード／ライト換回
路、６１はＤ／Ａ変換回路、７３はラスタカウン
タ、７４はラスタデコーダ、７６はパターンスタ
ートアドレスレジスタ、７７はカラースタートア
ドレスレジスタ、７８はアトリビユートアドレス
レジスタである。

Claims (1)

1. 【特許請求の範囲】 １ カラーデータとアトリビユートデータと複数
   のパターンデータとで１表示ブロツクを表わす画
   像データが少なくとも１画面分記憶されたメモリ
   を水平同期及び垂直同期に従つて順次アクセス
   し、該メモリから読み出された画像データを映像
   信号に変換してCRTに表示させるCRTコントロ
   ーラにおいて、 該表示ブロツクの走査線数につき１回の水平ブ
   ランキング期間に水平方向１行の全表示ブロツク
   のカラーデータ及びアトリビユートデータのいず
   れか一方又は両方を読み出し、各水平表示期間に
   上記カラーデータ及びアトリビユートデータの残
   りの一方とパターンデータとを時分割で順次読み
   出す読出手段と、 該水平ブランキング期間に読み出されたデータ
   を該表示ブロツクの走査線数分の水平走査周期の
   期間格納し、該水平表示期間に読み出されたデー
   タを所定期間格納して、該カラーデータとアトリ
   ビユートデータとパターンデータとを同時に出力
   する格納手段とを有することを特徴とするCRT
   コントローラ。