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JPS6310889B2 - - Google Patents

Info

Publication number
JPS6310889B2
JPS6310889B2 JP55040891A JP4089180A JPS6310889B2 JP S6310889 B2 JPS6310889 B2 JP S6310889B2 JP 55040891 A JP55040891 A JP 55040891A JP 4089180 A JP4089180 A JP 4089180A JP S6310889 B2 JPS6310889 B2 JP S6310889B2
Authority
JP
Japan
Prior art keywords
pattern
forming
resist
chips
spaces
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55040891A
Other languages
English (en)
Other versions
JPS56137627A (en
Inventor
Masaki Ito
Sotaro Edokoro
Hiroshi Gokan
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP4089180A priority Critical patent/JPS56137627A/ja
Publication of JPS56137627A publication Critical patent/JPS56137627A/ja
Publication of JPS6310889B2 publication Critical patent/JPS6310889B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Bipolar Transistors (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】 本発明はサブミクロン領域の線幅を有するパタ
ーン形成方法に関する。
近年半導体素子等においては集積度・高速性の
向上のためにサブミクロン領域の線幅のパターン
形成技術が要求されている。
ところがサブミクロン領域の線幅のパターン形
成となると、いろいろな線幅が混在するパターン
や、同じ線幅でもその密集度が異なるパターンで
は、最適露光量は線幅ごとに、さらには密集度に
より異なるので、全面にわたつて寸法精度よくパ
ターン形成を行うことができないのがふつうであ
る。
今、第1図に示すようなパターンが所望の場合
を考えてみる。
1は試料で2はパターンの溝である。同じ幅の
パターン2を密集度の異なる部分に形成するもの
であるから、従来の方法では互いの最適露光量が
異なり、このパターンを設計通りに形成すること
は困難である。
そこで、本発明者らは第2図に示すようなパタ
ーン形成方法を別途提案し、このようなパターン
形成上の問題を解決している。
その方法を第2図の工程説明断面図に従つて説
明する。
(1) 試料1にレジスト3を塗布し、単純に繰り返
されたライン・アンド・スペースの第一のパタ
ーンの露光4を行なう。
(2) レジスト3を現像して第一のパターンのスペ
ース10を形成する。
(3) この上にレジスト11を塗布し、最小スペー
ス幅が前記第一のパターンのスペース幅より大
きい第二のパターンの露光12を行なう。
(4) レジスト11を現像して第二のパターンのス
ペース13を形成する。
(5) レジスト3とレジスト11をマスクとして試
料1をエツチングすることにより凹部14,1
5を形成した後、レジスト3,11を剥離す
る。
このようにして得られたパターンはレジスト3
の第一のパターンのスペースとレジスト11の第
二のパターンのスペースの論理積により領域化さ
れ、溝幅は密集部にある溝14でも弧立部にある
溝15でも同じものが得られる。
ここで問題となるのは、第一のパターンと第二
のパターンとの位置合わせ精度である。
第一のパターンと第二のパターンとの回転ずれ
に関しては、本発明者らは、第二のパターンの位
置合わせマークに単純な繰り返しのライン・アン
ド・スペース・パターンを用い、この位置合わせ
マークと第一のパターンとのモアレ稿を利用して
回転ずれを除去する方法を別途提案している。
ところで半導体素子等においては1個のウエハ
ーに多数個のチツプを形成するのがふつうであ
る。そのため、第二のパターン作製用マスクは第
3図のごとく同じパターンの繰返しになつてい
る。同図において、31は透光ガラスなどにより
形成されたガラス基板であり、このガラス基板3
1にはクロム金属などにより形成された同一形状
の第二のパターンFを有するペレツト32がXお
よびY方向に複数個配列されてフオトマスク33
が構成されている。通常、このように構成された
フオトマスク33を用いてのチツプ作製は、第4
図aに示すように、ウエハ34の表面にレジスト
を塗布し、フオトマスク33を通してそのレジス
トを露光することにより複数個のチツプ35が同
時に形成される。このようにしてウエハ34上に
形成された複数個のチツプ35はウエハスクライ
バによつて第4図bに示すように、チツプ35に
それぞれ切断されて一度に数百個のチツプが生産
されることになる。
このフオトマスク33の作製は、まずパターン
ジエネレータにより、レチクル上にパターンFの
実寸のn倍(普通10倍)の大きさのパターンF′を
形成する。次に、このレチクルパターンF′をフオ
トリピータによりn分の1に縮小するとともに、
X方向とY方向に繰返し、第3図に示したよう
に、各ペレツト32上に同一のパターンFが形成
され、フオトマスク33が構成される。
先に述べたように、単純なライン・アンド・ス
ペースの第一のパターンと第二のパターンとの回
転ずれさえ除去すれば、他の位置合わせをせずと
も50%の確率で良品が得られる。ただし、これは
多数のウエハについて処理した場合であつて、1
放のウエハについてみれば全チツプが良品である
か全チツプが不良品であるかのいずれかとなり、
処理すべきウエハの枚数が少ない場合には問題と
なる。
本発明の目的は簡単な位置合わせのみでウエハ
ー中の半分のチツプは必ず良品となる線幅精度の
よいパターン形成方法を提供することにある。す
なわち、本発明によれば、単純に繰り返されたラ
イン・アンド・スペースの第一のパターンを形成
する工程と、前記第一のパターンの上に最小スペ
ース幅が前記第一のパターンのスペース幅よりも
大きい第二のパターンを形成して前記第一のパタ
ーンを変更する工程とを少なくとも有するパター
ン形成方法において、前記第二のパターン作製用
マスクとしては、その中のペレツトが前記第一の
パターンの繰り返し周期の半分の奇数倍のリピー
トピツチで配列されているものを用いるパターン
形成方法が得られる。
以下本発明におけるパターン形成方法を図面を
用いて詳細に説明する。第5図及び第6図は本発
明を説明するための図で、第5図は所望のチツプ
パターンの平面図、第6図は工程を説明する断面
図である。
(1) 試料1の上に塗布されたレジスト3に単純な
繰り返しのライン・アンド・スペースの第一の
パターンを形成し、その上に他のレジスト11
を塗布し、露光用マスク61で覆う。この露光
用マスク61は多数のペレツト62,63を有
しており、これらのペレツトには同一形状のパ
ターン64,65が形成されており、このパタ
ーンは第一のパターンのライン・アンド・スペ
ース・パターンの繰り返し周期の半分lの奇数
倍、即ち(2n−1)lのピツチでリピートさ
れている(ここでnは任意の整数)。次に、露
光用マスク61のパターンと第一のパターンの
ライン・アンド・スペース・パターンとの回転
ずれを除去して露光する。
(2) レジスト11を現像する。
このとき半分のチツプは、66のごとく所望
の位置関係となつている。
(3) レジスト3,11をマスクとして試料1をエ
ツチングし、レジスト3,11を剥離すれば、
66のごとき良品チツプと67のごとき不良品
チツプが半々に得られる。
以上述べたように、本発明によれば、ライン・
アンド・スペースの第一のパターンと第二のパタ
ーンとの回転ずれを除去せしめる簡単な位置合わ
せのみで、ウエハー中のチツプの半分は必ず良品
となる線幅精度のよいパターン形成が可能とな
る。
なお、説明では第二のパターンの作製には露光
用マスクを用いているが、電子線露光などのマス
クを用いない露光にも本発明が適用できることは
云うまでもない。
【図面の簡単な説明】
第1図は所望のパターンを示す平面図、第2図
は第1図のパターンを形成するための線幅精度の
よい方法の工程説明断面図で、1は試料にレジス
トを塗布し、単純にライン・アンド・スペースを
繰り返して露光している状態を示す図、2は現像
した状態を示す図、3は他のレジストを塗布し、
複雑なパターンを露光している状態を示す図、4
は現像した状態を示す図、5はエツチングし、レ
ジストを剥離した状態を示す図である。第3図は
一般のパターン作製用フオトマスクを示す平面
図、第4図a,bは第3図のフオトマスクを用い
て作製されたウエハ及びチツプを示す平面図であ
る。第5図は所望チツプパターンを示す平面図、
第6図は本発明を説明するための工程説明断面図
で、1は本発明の露光用マスクをライン・アン
ド・スペースの第一のパターンの上に覆つた状態
を示す図、2は現像した状態を示す図、3はエツ
チングし、レジストを剥離した状態を示す図であ
る。 なお図において、1は試料、2は所望パターン
の溝、3,11はレジスト、4,12は露光、1
0,13はレジストのスペース、14,15は得
られる溝、31はガラス基板、32はペレツト、
33はフオトマスク、34はウエハ、35はチツ
プ、61は露光用マスク、62,63はペレツ
ト、64,65は第二のパターン、66,67は
チツプを表わす。

Claims (1)

    【特許請求の範囲】
  1. 1 単純に繰り返されたライン・アンド・スペー
    スの第一のパターンを形成する工程と、前記第一
    のパターンの上に最小スペース幅が前記第一のパ
    ターンのスペース幅よりも大きい第二のパターン
    を形成して前記第一のパターンを変更する工程と
    を少なくとも有するパターン形成方法において、
    前記第二のパターン作製用マスクとしては、その
    中のペレツトが前記第一のパターンの繰り返し周
    期の半分の奇数倍のリピートピツチで配列されて
    いるものを用いることを特徴とするパターン形成
    方法。
JP4089180A 1980-03-28 1980-03-28 Pattern forming Granted JPS56137627A (en)

Priority Applications (1)

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JP4089180A JPS56137627A (en) 1980-03-28 1980-03-28 Pattern forming

Applications Claiming Priority (1)

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JP4089180A JPS56137627A (en) 1980-03-28 1980-03-28 Pattern forming

Publications (2)

Publication Number Publication Date
JPS56137627A JPS56137627A (en) 1981-10-27
JPS6310889B2 true JPS6310889B2 (ja) 1988-03-10

Family

ID=12593129

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JP4089180A Granted JPS56137627A (en) 1980-03-28 1980-03-28 Pattern forming

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* Cited by examiner, † Cited by third party
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TWI303751B (en) * 2004-03-16 2008-12-01 Imec Inter Uni Micro Electr Method of manufacturing a semiconductor device
FR2960657B1 (fr) * 2010-06-01 2013-02-22 Commissariat Energie Atomique Procede de lithographie a dedoublement de pas
FR3001306A1 (fr) * 2013-01-18 2014-07-25 Commissariat Energie Atomique Procede de fabrication d'un reseau de conducteurs sur un substrat au moyen de copolymeres a blocs

Also Published As

Publication number Publication date
JPS56137627A (en) 1981-10-27

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