JPS6246576A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、電界効果トランジスタをメモリセルとする不揮発性
記憶機能を有する半導体集積回路装置に適用して有効な
技術に関するものである。

〔背景技術］ 紫外線消去型の不揮発性記憶機能を備えた半導体集積回
路装置（以下、ＥＰＲＯＭという）では、フローティン
グゲート電極を有する電界効果トランジスタをメモリセ
ルとしている。このメモリセルには、ドレイン領域近傍
の高電界で発生させたホットエレクトロンをフローティ
ングゲート電極に注入することで、情報１１０　ＩＮの
書込がなされる。

この種のＥＰＲＯＭでは、データ線をアルミニウム等の
低抵抗配線、ソース線を電界効果トランジスタのソース
領域と一体に形成した半導体領域で構成している。この
ように構成されるソース線は、電界効果トランジスタの
ソース領域及びトレイン領域と同一製造工程で形成でき
るので、導電層形成工程を低減できる特徴がある。また
、このソース線は、ソース領域との間に５異なる導電層
間を接続するマスク合せ余裕を必要としないので、占有
面積が小さく集積度が向上できる特徴がある。

しかしながら、本発明は、共通のソース線に接続された
複数のメモリセルにおいて、メモリセル毎に情報の書込
効率が異るので、電気的信頼性を低下させるという問題
点を見出した。この問題点は、ソース線が３０　［Ω／
口］程度の高いシート抵抗値を有しているので、ソース
線の電位に不均一な分布を生じ、書込動作時の電圧モー
ドがメモリセル毎に異なるために生じる。

なお、ＥＰＲＯＭについては、例えば、株式会社サイエ
ンスフォーラム「超ＬＳＩデバイスハンドブック」昭和
５８年１１月２８日発行、ρ５４〜ｐ５６に記載されて
いる。

［発明の目的］ 本発明の目的は、不揮発性記憶機能を有する半導体集積
回路装置において、その電気的信頼性を向上することが
可能な技術を提供することにある。

本発明の他の目的は、不揮発性記憶機能を有する半導体
集積回路装置において、メモリセルの情報の書込効率を
均一化し、＠気的信頼性を向上することが可能な技術を
提供することにある。

本発明の他の目的は、不揮発性記憶機能を有する半導体
集積回路装置において、メモリセルに接続されるソース
線の抵抗値を低減することが可能な技術を提供すること
にある。

本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、不揮発性記憶機能を有する半導体集積回路装
置において、メモリセルとなる電界効果トランジスタの
ソース領域と一体に形成される半導体領域でソース線を
構成し、このソース線の少なくとも一部分を前記ソース
領域よりも深い接合深さで構成する。

これにより、ソース線の断面面積を大きくシ。

その抵抗値を低減できるので、ソース線の電位分布を均
一化し、情報の書込効率を均一にできる。

この結果、情報の書込動作における電気的信頼性を向上
できる。

以下５本発明の構成について、本発明をＥＰＲＯＭに適
用した一実施例とともに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例］ 本発明の一実施例であるＥＰＲＯＭのメモリセルを第１
図の平面図で示し、第１図の■−■線で切断した断面を
第２図で示す。なお、第１図は。

本実施例の構成をわかり易くするために、各導電層間に
設けられるフィールド絶縁膜以外の絶縁膜は図示しない
。

第１図において、１は単結晶シリコンからなるｐ−型の
半導体基板、２はフィールド絶縁膜、３はｐ型のチャネ
ルストッパ領域である。フィールド絶縁膜２及びチャネ
ルストッパ領域３は、半導体素子形成領域間の半導体基
板１の主面上部又はその主面部に設けられている。

ＥＰＲＯＭのメモリセルとなる電界効果トランジスタＱ
は、フィールド絶縁膜２で囲まれた領域の半導体基板１
に設けられている。すなわち、電界効果トランジスタＱ
は、主として、第１ゲート絶縁暎４．フローティングゲ
ート電極５、第２ゲート絶縁膜６、コントロールゲート
電極７及びソ　　　　　　□−ス領域Ｓ又はドレイン領
域りとして使用される一対のｒｌ’型の半導体領域８で
構成されている。

ゲート電極７は、列方向に配置された池の電界　　　　
　　：効果トランジスタＱのゲート電極７と一体に形成
され、フィールド絶縁膜２の上部を延在するワード線（
ＷＬ）？Ａを構成している。

ソース領域Ｓとなる半導体領域８は１列方向に配にされ
た他の電界効果トランジスタＱの゛ト導体領域８と一体
に形成され、複数のメモリセルに共通のソース線ＳＬを
構成している。しかも、このソース線ＳＬは、行方向に
配置されたフィールド絶縁＠２間（第１＠に２点ｆｉ線
で囲まれた領域）がソース領域Ｓとなる半導体領域８よ
りも高い不純物濃度で深い接合深さを有するｎ”型の半
導体領域８Ａで構成されている。

このように、ソース線ＳＬを半導体領域８よりも高い不
純物濃度で深い接合深さの半導体領域８Ａで構成するこ
とにより、ソース線ＳＬの断面面積を部分的に大きくす
ることができるので、ソース線ＳＬの抵抗値を低減する
ことができる。

半導体領域８Ａは、ダイレクトコンタクト形成工程と５
通常のソース領域Ｓ及びドレイン領域りとして使用され
る半導体領域８形成工程とで形成する。すなわち、以下
の工程で形成することができる。まず、ソースｆｉｓＬ
形成領域のゲート絶縁膜４に開口部４Ａを形成し、この
後、ゲート電極５を形成する第１層目の多結晶シリコン
膜を全面に形成する。そして、この多結晶シリコン膜に
抵抗値を低減する不純物（リン又はヒ素）を拡散する。

この不純物は、前記開口部４Ａを通して半導体基板１の
主面部に拡散される。この後、第１層目の多結晶シリコ
ン膜に所定のパターンニングを施し、第２Ｍｊ目の多結
晶シリコン膜を形成し、この第２層目の多結晶シリコン
膜に不純物（リン又はヒ素）を拡散する。そして、第２
層目及び第１層目の多結晶シリコン膜にパターンニング
を施し。

ゲート電極５及び７を形成する。このとき、ソース線Ｓ
Ｌ形成領域には、後の工程で不純物を導入するために、
多結晶シリコン膜を存在させない方が望ましい。そして
、ゲート電極５，７及び半導体基板１の主面上部を覆う
絶縁膜９を形成した後に、ソース領域Ｓ、ドレイン領域
り及びソース線ＳＬを形成する不純物（リン又はヒ素）
を導入することで、半導体領域８及び半導体領域８Ａが
形成できる。また、ダイレクトコンタクト工程は、ゲー
ト絶縁膜６形成工程とゲート電極７（第２層口の多結晶
シリコン［）形成工程との間で行ってもよい。

このように、ダイレクトコンタクト工程と゛ト導体領域
８形成工程とで半導体領域８Ａを形成することにより１
通常の製造工程に組込まれている工程と同一製造工程で
半導体領域８Ａを形成できるので、半導体領域８Ａの製
造工程が低減できる。

また、半導体領域８Ａは、ダイレクトコンタクト工程を
用いずに、半導体領域８形成工程と、新たな不純物導入
工程とで形成してもよい。

また、半導体領域８Ａは、電界効果トランジスタＱのチ
ャネル形成領域から離隔して設けることが望ましい。こ
れは、チャネル形成領域近傍の半導体領域８（ソース領
域Ｓ又はドレイン領域Ｄ）の不純物濃度を必要以上に高
めないようにするためである。このような構成にするこ
とにより、半導体領域８から半導体基板１側に形成され
る空乏領域の伸びを抑制できるので、短チヤネル効果を
抑制できるようになっている。

また、半導体領域８Ａは、ソース線ＳＬの部分的に、す
なわち、第１図の２点鎖線で囲まれた領域に設けること
により、全体的に設けた場合に比べて、半導体領域８Ａ
と半導体基板１とで形成される接合容量が低減できるの
で、情報の読出動作における高速化を図ることができる
。

前記半導体領域８Ａは１例えば、半導体領域８をＩ　Ｘ
　１０”　　［ａｔ、ｏｍｓ／ｃｍ”コ程度のインプラ
と０゜３〜０．４ｃμｍ］程度の接合深さで構成したと
きに。

Ｉ　ＸＩＯ”　９［ａｔｏ＋ｍｓ／ｃｍ’　］程度の不
純物濃度と２゜０［μｍ］程度の接合深さで構成する。

１０は電界効果トランジスタＱ等の半導体素子を覆う絶
縁膜、１１は所定の半導体領域８上部の絶縁膜１０を除
去して設けられた接続孔である。

１２はデータ線ＤＬであり、接続孔１１を通して半導体
領域８と電気的に接続し、絶縁膜１０上部を行方向に延
在して設けられている。そして。

このデータ線（ＤＬ）は、第１図の２点鎖線で囲まれた
領域以外、すなわち、半導体領域８Ａと交差しない部分
に延在して設けられている。データ線工２と半導体領域
８Ａとで構成される浮遊８最を低減するためである。

なお、前記実施例は、シングルドレイン構造の電界効果
トランジスタＱに本発明を適用したが、本発明は、ダブ
ルドレイン構造、ＬＤＤ（Ｌｉｇｈｊｌｙ　Ｄｏρｅｄ
　Ｄ　ｒａｉｎ）構造の電界効果トランジスタに適用し
てもよい。

また、前記実施例は、ソース線ＳＬの一部分に半導体領
域８Ａを設けたが、データ線（ＤＬ）１２とで形成され
る浮遊容量が許容できるならば、本発明は、ソースｉｓ
Ｌの全体に半導体領域８Ａを設けてもよい。

また、前記実施例は、短チヤネル効果を抑制するために
、高い不純物濃度で深い接合深さの半導体領域８Ａをド
レイン領域りに設けていないが、チャネル形成領域近傍
の半導体領域８の不純物濃度が短チヤネル効果に対して
許容される範囲内であれば１本発明は、ドレイン領域り
に半導体領域８Ａを設けてもよい。この場合には、デー
タ線１２との接続部において、アルミスパイクを防止で
きる。

［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。

（１）不揮発性記憶機能を有する半導体集積回路装置に
おいて、メモリセルとなる電界効果トランジスタのソー
ス領域と一体に形成される半導体領域でソース線を構成
し、このソース線の少なくとも一部分を前記ソース領域
よりも深い接合深さで構成することにより、ソース線の
断面面積を大きくできるので、ソース線の抵抗値を低減
できる。

（２）前記（１）により、ソース線の電位分布を均一化
できるので、情報の書込効率を均一にできる。特に、Ｅ
ＰＲＯＭでは、ソース線に接続された複数のメモリセル
において、書込動作時の高電圧モードを均一化できるの
で、書込効率を均一にできる。

（３）前記（２）により、情報の書込動作における電気
的信頼性を向上できる。

以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

例えば、前記実施例は、ＥＰＲＯＭに本発明を適用した
が、本発明は−、マスクＲＯＭ等のＥＰＲ○Ｍ以外の不
揮発性記憶機能を有する半導体集積回路装置に適用でき
る。

【図面の簡単な説明】

第１図は１本発明の一実施例であるＥＰＲＯＭのメモリ
セルの平面図、 第２図は、第１図の■−■線で切断した断面図である。 図中、４，６・・・ゲート絶縁膜、５，７・・・ゲート
電極、８，８Ａ・・・半導体領域、７Ａ、ＷＬ・・・ワ
ード線、１２．ＤＬ・・・データ線、Ｑ・・・電界効果
トランジスタ、Ｓ・・・ソース領域、Ｄ・・・ドレイン
領域。 ＳＬ・・・ソース線である。

Claims (1)

1. 【特許請求の範囲】 １、電界効果トランジスタをメモリセルとする不揮発性
   記憶機能を有する半導体集積回路装置であって、前記電
   界効果トランジスタのソース領域に、それと同一導電型
   の半導体領域で形成されたソース線を一体に構成し、該
   ソース線の少なくとも一部が前記ソース領域よりも深い
   接合深さで構成されてなることを特徴とする半導体集積
   回路装置。 ２、前記電界効果トランジスタは、フローティングゲー
   ト電極を有しており、紫外線消去型の不揮発性記憶機能
   のメモリセルを構成してなることを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ３、前記ソース線は、メモリセルに接続されるデータ線
   と交差する以外の部分が、深い接合深さの半導体領域で
   構成されてなることを特徴とする特許請求の範囲第１項
   に記載の半導体集積回路装置。