JP3177771B2 - Ｓｒａｍセル及びその製造方法 - Google Patents
Ｓｒａｍセル及びその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/903—FET configuration adapted for use as static memory cell
- Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors
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Description
【０００１】
【発明の属する技術分野】本発明は、ＳＲＡＭセルに係
り、特に高集積化及びセル安定化に適したＳＲＡＭセル
及びその製造方法に関するものである。
り、特に高集積化及びセル安定化に適したＳＲＡＭセル
及びその製造方法に関するものである。
【０００２】
【従来の技術】一般に、ＳＲＡＭは、リフレッシュ動作
が必要なく、動作タイミングの調整が容易であるため、
マイクロコンピューターとアクセス時間及びサイクル時
間を同じにすることができる。さらに、バイポーラＲＡ
Ｍ並みの高速動作を実現することができるようになって
いる。また、大型計算器のバッファメモリ、スーパーコ
ンピューターのメインメモリ、制御メモリなどに幅広く
使用されている。このようなＳＲＡＭは、フリップフロ
ップを基本とし、その負荷素子に基づいてＥ／Ｄ型ＳＲ
ＡＭ、ＣＭＯＳ型ＳＲＡＭ、高抵抗負荷型ＳＲＡＭに区
分される。
が必要なく、動作タイミングの調整が容易であるため、
マイクロコンピューターとアクセス時間及びサイクル時
間を同じにすることができる。さらに、バイポーラＲＡ
Ｍ並みの高速動作を実現することができるようになって
いる。また、大型計算器のバッファメモリ、スーパーコ
ンピューターのメインメモリ、制御メモリなどに幅広く
使用されている。このようなＳＲＡＭは、フリップフロ
ップを基本とし、その負荷素子に基づいてＥ／Ｄ型ＳＲ
ＡＭ、ＣＭＯＳ型ＳＲＡＭ、高抵抗負荷型ＳＲＡＭに区
分される。
【０００３】以下、従来のＳＲＡＭセルを添付した図面
に基づいて説明する。図１は、従来のＳＲＡＭセルの等
価回路図である。従来のＳＲＡＭでは、図１に示すよう
に、第１ドライブトランジスタＴＤ１と負荷抵抗Ｒ１か
らなるインバータと第２ドライブトランジスタＴＤ２と
負荷抵抗Ｒ２からなるインバータの入出力を交叉接続し
たフリップフロップをその単位セルとしている。ここ
で、各単位セルでは、第１、第２アクセストランジスタ
ＴＡ１，ＴＡ２のソースがビットラインＢ／Ｌ１，Ｂ／
Ｌ２とそれぞれ接続され、トランジスタＴＡ１，ＴＡ２
のゲートがワードラインＷ／Ｌと接続されている。
に基づいて説明する。図１は、従来のＳＲＡＭセルの等
価回路図である。従来のＳＲＡＭでは、図１に示すよう
に、第１ドライブトランジスタＴＤ１と負荷抵抗Ｒ１か
らなるインバータと第２ドライブトランジスタＴＤ２と
負荷抵抗Ｒ２からなるインバータの入出力を交叉接続し
たフリップフロップをその単位セルとしている。ここ
で、各単位セルでは、第１、第２アクセストランジスタ
ＴＡ１，ＴＡ２のソースがビットラインＢ／Ｌ１，Ｂ／
Ｌ２とそれぞれ接続され、トランジスタＴＡ１，ＴＡ２
のゲートがワードラインＷ／Ｌと接続されている。
【０００４】図２は、従来のＳＲＡＭセルの平面図であ
る。従来のＳＲＡＭセルは、図２に示すように、活性領
域が互いに不規則的に形成されてレイアウトの設計が複
雑な構造を有する。すなわち、ＳＲＡＭセルは限定され
た領域に互いに不規則的に形成された活性領域と、この
活性領域の所定部分にそれぞれ形成された第１、第２ア
クセストランジスタのゲート電極及び第１、第２ドライ
ブトランジスタのゲート電極とを有する。ここで、第１
アクセストランジスタのドレイン電極と第１ドライブト
ランジスタのドレイン電極とが第１アクセストランジス
タのドレイン領域上で互いに連結される。そして、第２
アクセストランジスタのドレイン電極と第２ドライブト
ランジスタのドレイン電極とが第２アクセストランジス
タのドレイン領域上で互いに連結される。第２ドライブ
トランジスタのゲート電極と第１ドライブトランジスタ
のドレインとが第１コンタクトホール２０を介して連結
される。第２ドライブトランジスタのゲート電極と負荷
抵抗Ｒ１とが第２コンタクトホール２１を介して連結さ
れる。この際、第１コンタクトホール２０と第２コンタ
クトホール２１は同じ位置に形成される。
る。従来のＳＲＡＭセルは、図２に示すように、活性領
域が互いに不規則的に形成されてレイアウトの設計が複
雑な構造を有する。すなわち、ＳＲＡＭセルは限定され
た領域に互いに不規則的に形成された活性領域と、この
活性領域の所定部分にそれぞれ形成された第１、第２ア
クセストランジスタのゲート電極及び第１、第２ドライ
ブトランジスタのゲート電極とを有する。ここで、第１
アクセストランジスタのドレイン電極と第１ドライブト
ランジスタのドレイン電極とが第１アクセストランジス
タのドレイン領域上で互いに連結される。そして、第２
アクセストランジスタのドレイン電極と第２ドライブト
ランジスタのドレイン電極とが第２アクセストランジス
タのドレイン領域上で互いに連結される。第２ドライブ
トランジスタのゲート電極と第１ドライブトランジスタ
のドレインとが第１コンタクトホール２０を介して連結
される。第２ドライブトランジスタのゲート電極と負荷
抵抗Ｒ１とが第２コンタクトホール２１を介して連結さ
れる。この際、第１コンタクトホール２０と第２コンタ
クトホール２１は同じ位置に形成される。
【０００５】次に、従来のＳＲＡＭの動作を説明する。
まず、ワードラインＷ／Ｌに「Ｈ」レベルの信号が印加
されると、第１、第２アクセストランジスタＴＡ１，Ｔ
Ａ２はオン状態となり、前記単位セルはビットラインＢ
／Ｌ１，Ｂ／Ｌ２と電気的に接続される。そして、第１
ドライブトランジスタＴＤ１がオフ状態であり、第２ド
ライブトランジスタＴＤ２がオン状態であれば、ビット
ラインＢ／Ｌ２のデータは第２アクセストランジスタＴ
Ａ２を介してメモリセルに印加される。これに対して、
第１ドライブトランジスタＴＤ１がオフであるため、ビ
ットラインＢ／Ｌ１は、第１アクセストランジスタＴＡ
１によりチャージ・アップされる。メモリセルに「Ｈ」
レベルのデータを書き込むときには、ワードラインＷ／
Ｌにしきい値電圧以上の電圧を加えて第１、第２アクセ
ストランジスタＴＡ１，ＴＡ２をオンさせ、ビットライ
ンＢ／Ｌ１の「Ｈ」レベルのデータをＡ点に印加させ
る。Ａ点の電位が「Ｈ」レベルであるため、これと接続
された第２ドライブトランジスタＴＤ２のゲートに
「Ｈ」レベルの信号が印加されて第２ドライブトランジ
スタＴＤ２はオン状態となる。これとは反対に、ビット
ラインＢ／Ｌ２の「Ｌ」レベルのデータがＢ点に印加さ
れるので、第１ドライブトランジスタＴＤ１はオフ状態
となる。
まず、ワードラインＷ／Ｌに「Ｈ」レベルの信号が印加
されると、第１、第２アクセストランジスタＴＡ１，Ｔ
Ａ２はオン状態となり、前記単位セルはビットラインＢ
／Ｌ１，Ｂ／Ｌ２と電気的に接続される。そして、第１
ドライブトランジスタＴＤ１がオフ状態であり、第２ド
ライブトランジスタＴＤ２がオン状態であれば、ビット
ラインＢ／Ｌ２のデータは第２アクセストランジスタＴ
Ａ２を介してメモリセルに印加される。これに対して、
第１ドライブトランジスタＴＤ１がオフであるため、ビ
ットラインＢ／Ｌ１は、第１アクセストランジスタＴＡ
１によりチャージ・アップされる。メモリセルに「Ｈ」
レベルのデータを書き込むときには、ワードラインＷ／
Ｌにしきい値電圧以上の電圧を加えて第１、第２アクセ
ストランジスタＴＡ１，ＴＡ２をオンさせ、ビットライ
ンＢ／Ｌ１の「Ｈ」レベルのデータをＡ点に印加させ
る。Ａ点の電位が「Ｈ」レベルであるため、これと接続
された第２ドライブトランジスタＴＤ２のゲートに
「Ｈ」レベルの信号が印加されて第２ドライブトランジ
スタＴＤ２はオン状態となる。これとは反対に、ビット
ラインＢ／Ｌ２の「Ｌ」レベルのデータがＢ点に印加さ
れるので、第１ドライブトランジスタＴＤ１はオフ状態
となる。
【０００６】次いで、データの読み出し動作時には、ビ
ットラインＢ／Ｌ１，Ｂ／Ｌ２を等電位にし、ワードラ
インＷ／Ｌにしきい値電圧以上の電圧を印加して、第
１、第２アクセストランジスタＴＡ１，ＴＡ２をオン状
態にする。これにより、Ａ点でデータが「Ｈ」レベルで
あれば、ビットラインＢ／Ｌ１の電位が増加し、Ａ点で
データが「Ｌ」レベルであれば、ビットラインＢ／Ｌ１
の電位は減少することになる。
ットラインＢ／Ｌ１，Ｂ／Ｌ２を等電位にし、ワードラ
インＷ／Ｌにしきい値電圧以上の電圧を印加して、第
１、第２アクセストランジスタＴＡ１，ＴＡ２をオン状
態にする。これにより、Ａ点でデータが「Ｈ」レベルで
あれば、ビットラインＢ／Ｌ１の電位が増加し、Ａ点で
データが「Ｌ」レベルであれば、ビットラインＢ／Ｌ１
の電位は減少することになる。
【０００７】図３は、図２の従来のＳＲＡＭセルのＩ−
Ｉ’線断面図である。ＳＲＡＭセルは、第１導電型半導
体基板４１上に第１、第２活性領域を区分するフィール
ド酸化膜４２と、第１活性領域上に形成されたアクセス
トランジスタのゲート電極４３と、アクセストランジス
タのゲート電極４３と一定の間隙をあけてフィールド酸
化膜４２を覆うように第２活性領域に形成されたドライ
ブトランジスタのゲート電極４４と、アクセストランジ
スタのゲート電極４３の両側の基板内に形成された第２
導電型のソース及びドレイン不純物領域４６、４６ａ
と、ゲート電極４３，４４を含む全面に形成され、ドラ
イブトランジスタのゲート電極４４と後述する負荷抵抗
とが接するためのコンタクトホールが形成された絶縁層
４７と、絶縁層４７上に形成された接地ライン４８と、
接地ライン４８を含む全面に形成され、コンタクトホー
ルが形成された絶縁層４９と、絶縁層４９上にドライブ
トランジスタのゲート電極４４と電気的に接続されるよ
うに形成された負荷抵抗層５０と、負荷抵抗５０を含む
全面に形成された絶縁層５１と、第２導電型のソース不
純物領域４６とコンタクトホールを介して電気的に接続
されるビットライン５２とから構成される。
Ｉ’線断面図である。ＳＲＡＭセルは、第１導電型半導
体基板４１上に第１、第２活性領域を区分するフィール
ド酸化膜４２と、第１活性領域上に形成されたアクセス
トランジスタのゲート電極４３と、アクセストランジス
タのゲート電極４３と一定の間隙をあけてフィールド酸
化膜４２を覆うように第２活性領域に形成されたドライ
ブトランジスタのゲート電極４４と、アクセストランジ
スタのゲート電極４３の両側の基板内に形成された第２
導電型のソース及びドレイン不純物領域４６、４６ａ
と、ゲート電極４３，４４を含む全面に形成され、ドラ
イブトランジスタのゲート電極４４と後述する負荷抵抗
とが接するためのコンタクトホールが形成された絶縁層
４７と、絶縁層４７上に形成された接地ライン４８と、
接地ライン４８を含む全面に形成され、コンタクトホー
ルが形成された絶縁層４９と、絶縁層４９上にドライブ
トランジスタのゲート電極４４と電気的に接続されるよ
うに形成された負荷抵抗層５０と、負荷抵抗５０を含む
全面に形成された絶縁層５１と、第２導電型のソース不
純物領域４６とコンタクトホールを介して電気的に接続
されるビットライン５２とから構成される。
【０００８】このように構成された従来のＳＲＡＭセル
の製造方法を説明する。図４は、従来のＳＲＡＭセルの
製造方法を示す工程断面図である。まず、図４（ａ）に
示すように、フィールド酸化膜４２により活性領域が区
分された第１導電型半導体基板４１の全面に第１ポリシ
リコン層を形成する。そして、第１ポリシリコン層にＰ
ＯＣｌ3 のドーピングを実施する。次いで、第１ポリシ
リコン層の上部に感光膜（図示せず）を塗布した後、ア
クセストランジスタのゲート電極及びドライブトランジ
スタのゲート電極領域を定める。そして、フォトエッチ
ング工程で不必要な第１ポリシリコン層を選択的に除去
してアクセストランジスタのゲート電極４３とドライブ
トランジスタのゲート電極４４を形成する。そして、ゲ
ート電極４３，４４をマスクに用いて低濃度の第２導電
型不純物をイオン注入する。次いで、ゲート電極４３，
４４を含む全面に第１絶縁層を堆積した後、エッチバッ
クしてアクセストランジスタのゲート電極の両側に側壁
４５を形成する。側壁４５をマスクに用いて高濃度の第
２導電型不純物をイオン注入してＬＤＤ構造を有するソ
ース／ドレイン不純物領域４６，４６ａを形成する。こ
のとき、図４（ａ）のＡの部分、すなわち、ドライブト
ランジスタのゲート電極４４の下側の、フィールド酸化
膜４２と活性領域との境界部分の不純物領域は、第１ポ
リシリコン層にドーピングされたＰＯＣｌ3 の拡散によ
り形成される。
の製造方法を説明する。図４は、従来のＳＲＡＭセルの
製造方法を示す工程断面図である。まず、図４（ａ）に
示すように、フィールド酸化膜４２により活性領域が区
分された第１導電型半導体基板４１の全面に第１ポリシ
リコン層を形成する。そして、第１ポリシリコン層にＰ
ＯＣｌ3 のドーピングを実施する。次いで、第１ポリシ
リコン層の上部に感光膜（図示せず）を塗布した後、ア
クセストランジスタのゲート電極及びドライブトランジ
スタのゲート電極領域を定める。そして、フォトエッチ
ング工程で不必要な第１ポリシリコン層を選択的に除去
してアクセストランジスタのゲート電極４３とドライブ
トランジスタのゲート電極４４を形成する。そして、ゲ
ート電極４３，４４をマスクに用いて低濃度の第２導電
型不純物をイオン注入する。次いで、ゲート電極４３，
４４を含む全面に第１絶縁層を堆積した後、エッチバッ
クしてアクセストランジスタのゲート電極の両側に側壁
４５を形成する。側壁４５をマスクに用いて高濃度の第
２導電型不純物をイオン注入してＬＤＤ構造を有するソ
ース／ドレイン不純物領域４６，４６ａを形成する。こ
のとき、図４（ａ）のＡの部分、すなわち、ドライブト
ランジスタのゲート電極４４の下側の、フィールド酸化
膜４２と活性領域との境界部分の不純物領域は、第１ポ
リシリコン層にドーピングされたＰＯＣｌ3 の拡散によ
り形成される。
【０００９】次いで、図４（ｂ）に示すように、アクセ
ストランジスタのゲート電極４３とドライブトランジス
タのゲート電極４４を含む全面に第２絶縁層４７を堆積
し、その上に第２ポリシリコン層を形成する。そして、
第２ポリシリコン層の上部に感光膜（図示せず）を塗布
した後、電源ラインを定め、フォトエッチング工程でパ
ターニングして接地ライン４８を形成する。
ストランジスタのゲート電極４３とドライブトランジス
タのゲート電極４４を含む全面に第２絶縁層４７を堆積
し、その上に第２ポリシリコン層を形成する。そして、
第２ポリシリコン層の上部に感光膜（図示せず）を塗布
した後、電源ラインを定め、フォトエッチング工程でパ
ターニングして接地ライン４８を形成する。
【００１０】次いで、図４（ｃ）に示すように、接地ラ
イン４８を含む第２絶縁層４７の全面に第３絶縁層４９
を堆積し、第３、第２絶縁層４９，４７を選択的に除去
してコンタクトホールを形成し、ドライブトランジスタ
のゲート電極４４を露出させる。そして、ドライブトラ
ンジスタのゲート電極４４と電気的に接続されるように
第３ポリシリコン層を形成した後、パターニングして負
荷抵抗層５０を形成する。
イン４８を含む第２絶縁層４７の全面に第３絶縁層４９
を堆積し、第３、第２絶縁層４９，４７を選択的に除去
してコンタクトホールを形成し、ドライブトランジスタ
のゲート電極４４を露出させる。そして、ドライブトラ
ンジスタのゲート電極４４と電気的に接続されるように
第３ポリシリコン層を形成した後、パターニングして負
荷抵抗層５０を形成する。
【００１１】次いで、図４（ｄ）に示すように、負荷抵
抗層５０を含む第３絶縁層４９の全面に平坦化用絶縁層
５１を堆積する。そして、絶縁層５１を選択的に除去し
てアクセストランジスタのソース不純物領域４６が露出
するようにコンタクトホールを形成した後、コンタクト
ホールを含む全面に金属層を形成する。次いで、金属層
をパターニングしてビットライン５２を形成して従来の
ＳＲＡＭセルの製造工程を完了することになる。
抗層５０を含む第３絶縁層４９の全面に平坦化用絶縁層
５１を堆積する。そして、絶縁層５１を選択的に除去し
てアクセストランジスタのソース不純物領域４６が露出
するようにコンタクトホールを形成した後、コンタクト
ホールを含む全面に金属層を形成する。次いで、金属層
をパターニングしてビットライン５２を形成して従来の
ＳＲＡＭセルの製造工程を完了することになる。
【００１２】
【発明が解決しようとする課題】しかし、上記の従来の
ＳＲＡＭセル及びその製造方法では、図２の平面図で示
すように、活性領域が互いに非対称的に形成され、第
１、第２ドライブトランジスタも互いに非対称的に形成
されるため、第１、第２ドライブトランジスタの特性の
釣り合いがとれず、所謂ソフトエラーが発生する可能性
が高くなり、信頼性が悪化するという問題があった。ま
た、以上のようなレイアウトのために、集積度を上げよ
うとすると、ドライブトランジスタの幅が制限されると
いう問題点があった。本発明は、上記の問題点を解決す
るためのもので、高集積化及びセル安定化に適したＳＲ
ＡＭセル及びその製造方法を提供することを目的とす
る。
ＳＲＡＭセル及びその製造方法では、図２の平面図で示
すように、活性領域が互いに非対称的に形成され、第
１、第２ドライブトランジスタも互いに非対称的に形成
されるため、第１、第２ドライブトランジスタの特性の
釣り合いがとれず、所謂ソフトエラーが発生する可能性
が高くなり、信頼性が悪化するという問題があった。ま
た、以上のようなレイアウトのために、集積度を上げよ
うとすると、ドライブトランジスタの幅が制限されると
いう問題点があった。本発明は、上記の問題点を解決す
るためのもので、高集積化及びセル安定化に適したＳＲ
ＡＭセル及びその製造方法を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明のＳＲＡＭセル
は、第１導電型半導体基板内に形成され、互いに平行な
第１、第２活性領域が形成された第２導電型ウェルと、
第１、第２活性領域と交差するように第２導電型ウェル
上にゲート絶縁膜を介して形成された第１、第２アクセ
ストランジスタのゲート電極と、アクセストランジスタ
のゲート電極の一方の側の基板内に形成された、アクセ
ストランジスタのソースとなる第１導電型の第１不純物
領域と、アクセストランジスタのゲート電極の他方の側
の基板内に形成された、アクセストランジスタ及びドラ
イブトランジスタのドレインとなる第１導電型の第２不
純物領域と、第１の活性領域内の第２不純物領域の位置
において、一部がゲート絶縁膜を介してウェル及び基板
に囲まれるように基板に対して垂直に形成された第１ド
ライブトランジスタのゲート電極と、第２の活性領域内
の第２不純物領域の位置において、一部がゲート絶縁膜
を介してウェル及び基板に囲まれるように基板に対して
垂直に形成された第２ドライブトランジスタのゲート電
極とを備えるものである。このような構成により、第
１、第２のドライブトランジスタは、第１導電型半導体
基板に対して垂直な構造、すなわち第１導電型の第２不
純物領域をドレインとし第１導電型半導体基板をソース
とする構造となる。
は、第１導電型半導体基板内に形成され、互いに平行な
第１、第２活性領域が形成された第２導電型ウェルと、
第１、第２活性領域と交差するように第２導電型ウェル
上にゲート絶縁膜を介して形成された第１、第２アクセ
ストランジスタのゲート電極と、アクセストランジスタ
のゲート電極の一方の側の基板内に形成された、アクセ
ストランジスタのソースとなる第１導電型の第１不純物
領域と、アクセストランジスタのゲート電極の他方の側
の基板内に形成された、アクセストランジスタ及びドラ
イブトランジスタのドレインとなる第１導電型の第２不
純物領域と、第１の活性領域内の第２不純物領域の位置
において、一部がゲート絶縁膜を介してウェル及び基板
に囲まれるように基板に対して垂直に形成された第１ド
ライブトランジスタのゲート電極と、第２の活性領域内
の第２不純物領域の位置において、一部がゲート絶縁膜
を介してウェル及び基板に囲まれるように基板に対して
垂直に形成された第２ドライブトランジスタのゲート電
極とを備えるものである。このような構成により、第
１、第２のドライブトランジスタは、第１導電型半導体
基板に対して垂直な構造、すなわち第１導電型の第２不
純物領域をドレインとし第１導電型半導体基板をソース
とする構造となる。
【００１４】また、本発明のＳＲＡＭセルの製造方法
は、第１導電型半導体基板に一定の深さの第２導電型ウ
ェルを形成する工程と、第２導電型ウェルにフィールド
酸化膜を形成して互いに平行な第１、第２活性領域に区
分し、第１、第２活性領域内の第２導電型ウェルを貫通
して半導体基板まで達するトレンチを形成する工程と、
トレンチを含む全面にゲート絶縁膜、伝導層を順次形成
した後にパターニングして、第１の活性領域内のトレン
チ及びその周辺を含む第１ドライブトランジスタのゲー
ト電極、第２の活性領域内のトレンチ及びその周辺を含
む第２ドライブトランジスタのゲート電極、第１、第２
活性領域と交差するアクセストランジスタのゲート電極
を形成する工程と、アクセストランジスタのゲート電極
の両側の活性領域に第１導電型の不純物を注入して、ア
クセストランジスタのソースとなる第１不純物領域、ア
クセストランジスタ及びドライブトランジスタのドレイ
ンとなる第２不純物領域を形成する工程と、ゲート電極
及び不純物領域上に絶縁層を形成した後、ゲート電極と
第２不純物領域が露出するようにコンタクトホールを形
成し、第１ドライブトランジスタのゲート電極と第２活
性領域内の第２不純物領域とを接続する第１伝導体層、
第２ドライブトランジスタのゲート電極と第１活性領域
内の第２不純物領域とを接続する第２伝導体層を形成す
る工程と、第１、第２伝導体層を含む全面に絶縁層を形
成した後、第２不純物領域上の第１、第２伝導体層が露
出するようにコンタクトホールを形成し、一端が第１、
第２伝導体層とそれぞれ接続される第１、第２負荷抵抗
層を形成する工程と、第１、第２負荷抵抗層を含む全面
に絶縁層を形成した後、第１不純物領域が露出するよう
にコンタクトホールを形成し、第１、第２活性領域内の
第１不純物領域とそれぞれ接続される第１、第２ビット
ラインを形成する工程と、第１、第２ビットラインを含
む全面に絶縁層を形成した後、負荷抵抗層の他端が露出
するようにコンタクトホールを形成し、第１、第２負荷
抵抗層の他端とそれぞれ接続される第１、第２電源ライ
ンを形成する工程とを備えるものである。
は、第１導電型半導体基板に一定の深さの第２導電型ウ
ェルを形成する工程と、第２導電型ウェルにフィールド
酸化膜を形成して互いに平行な第１、第２活性領域に区
分し、第１、第２活性領域内の第２導電型ウェルを貫通
して半導体基板まで達するトレンチを形成する工程と、
トレンチを含む全面にゲート絶縁膜、伝導層を順次形成
した後にパターニングして、第１の活性領域内のトレン
チ及びその周辺を含む第１ドライブトランジスタのゲー
ト電極、第２の活性領域内のトレンチ及びその周辺を含
む第２ドライブトランジスタのゲート電極、第１、第２
活性領域と交差するアクセストランジスタのゲート電極
を形成する工程と、アクセストランジスタのゲート電極
の両側の活性領域に第１導電型の不純物を注入して、ア
クセストランジスタのソースとなる第１不純物領域、ア
クセストランジスタ及びドライブトランジスタのドレイ
ンとなる第２不純物領域を形成する工程と、ゲート電極
及び不純物領域上に絶縁層を形成した後、ゲート電極と
第２不純物領域が露出するようにコンタクトホールを形
成し、第１ドライブトランジスタのゲート電極と第２活
性領域内の第２不純物領域とを接続する第１伝導体層、
第２ドライブトランジスタのゲート電極と第１活性領域
内の第２不純物領域とを接続する第２伝導体層を形成す
る工程と、第１、第２伝導体層を含む全面に絶縁層を形
成した後、第２不純物領域上の第１、第２伝導体層が露
出するようにコンタクトホールを形成し、一端が第１、
第２伝導体層とそれぞれ接続される第１、第２負荷抵抗
層を形成する工程と、第１、第２負荷抵抗層を含む全面
に絶縁層を形成した後、第１不純物領域が露出するよう
にコンタクトホールを形成し、第１、第２活性領域内の
第１不純物領域とそれぞれ接続される第１、第２ビット
ラインを形成する工程と、第１、第２ビットラインを含
む全面に絶縁層を形成した後、負荷抵抗層の他端が露出
するようにコンタクトホールを形成し、第１、第２負荷
抵抗層の他端とそれぞれ接続される第１、第２電源ライ
ンを形成する工程とを備えるものである。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図５は本発明の実施
の形態を示すＳＲＡＭの単位セルの平面図である。本実
施の形態においても、単位セルの等価回路は、図１に示
す従来のＳＲＡＭと同じである。
て図面を参照して詳細に説明する。図５は本発明の実施
の形態を示すＳＲＡＭの単位セルの平面図である。本実
施の形態においても、単位セルの等価回路は、図１に示
す従来のＳＲＡＭと同じである。
【００１６】この単位セルは、図５、６に示すように、
第１導電型半導体基板７１内に形成したウェル７１内に
フィールド酸化膜により互いに分離されて平行な第１、
第２活性領域７０，７０ａが形成されている。これらの
活性領域７０，７０ａと交差するようにゲート絶縁膜を
介して第１、第２アクセストランジスタのゲート電極７
５ａ（図１のワードラインＷ／Ｌ）が形成されている。
第１活性領域７０内に第１ドライブトランジスタのゲー
ト電極７５ｂが形成されている。図６（ａ）に示すよう
にこのゲート電極７５ｂはウェル７１ａを貫通して基板
７１にまで達するように形成されている。すなわち、本
実施形態においては基板をドライブトランジスタのソー
ル領域として使用しようとするものである。第１ドライ
ブトランジスタはゲート電極が７５ｂで、上記のように
ソースが基板で、図６に示す不純物領域７６ｂがドレイ
ンである。図６に示すようにドレイン領域はゲート電極
７５ｂの両側にまで広がっている。第１アクセストラン
ジスタはゲート電極７５ａとその両側の不純物領域７
６、７６ａとによって形成されている。従って、不純物
領域７６ａは第１ドライブトランジスタのドレインであ
り、かつ第１アクセストランジスタのドレインでもあ
る。第２活性領域７０ａ内においても同様に第１アクセ
ストランジスタと第２ドライブトランジスタとが形成さ
れている。ただし、この第２ドライブトランジスタは第
２活性領域７０ａの図５の左側にゲート電極７５ｃを形
成させている。そのドレインは同様に第２アクセストラ
ンジスタのドレインと接続されるか所まで広がってい
る。第１伝導体層８０が、第１ドライブトランジスタの
ゲート電極７５ｂと第２ドライブトランジスタのドレイ
ンとを接続するように、ゲート電極上に絶縁層を介して
形成されている。同様に、第２伝導体層８０ａが第２ド
ライブトランジスタのゲート電極７５ｃと第１ドライブ
トランジスタのドレインとを接続するように、ゲート電
極上に絶縁層を介して形成されている。さらに、一端が
第１、第２伝導体層８０，８０ｂとそれぞれ接続され、
伝導体層上に絶縁層を介して第１、第２負荷抵抗層８
３，８３ａ（負荷抵抗Ｒ２，Ｒ１）が形成され、負荷抵
抗層上に絶縁層を介して第１、第２アクセストランジス
タのソースとそれぞれ接続された第１、第２ビットライ
ン８６，８６ａ（ビットラインＢ／Ｌ１，Ｂ／Ｌ２）が
形成されている。さらに、ビットライン上に絶縁層を介
して第１、第２負荷抵抗層８３，８３ａの他端とそれぞ
れ接続された第１、第２電源ライン８９，８９ａが形成
されている。
第１導電型半導体基板７１内に形成したウェル７１内に
フィールド酸化膜により互いに分離されて平行な第１、
第２活性領域７０，７０ａが形成されている。これらの
活性領域７０，７０ａと交差するようにゲート絶縁膜を
介して第１、第２アクセストランジスタのゲート電極７
５ａ（図１のワードラインＷ／Ｌ）が形成されている。
第１活性領域７０内に第１ドライブトランジスタのゲー
ト電極７５ｂが形成されている。図６（ａ）に示すよう
にこのゲート電極７５ｂはウェル７１ａを貫通して基板
７１にまで達するように形成されている。すなわち、本
実施形態においては基板をドライブトランジスタのソー
ル領域として使用しようとするものである。第１ドライ
ブトランジスタはゲート電極が７５ｂで、上記のように
ソースが基板で、図６に示す不純物領域７６ｂがドレイ
ンである。図６に示すようにドレイン領域はゲート電極
７５ｂの両側にまで広がっている。第１アクセストラン
ジスタはゲート電極７５ａとその両側の不純物領域７
６、７６ａとによって形成されている。従って、不純物
領域７６ａは第１ドライブトランジスタのドレインであ
り、かつ第１アクセストランジスタのドレインでもあ
る。第２活性領域７０ａ内においても同様に第１アクセ
ストランジスタと第２ドライブトランジスタとが形成さ
れている。ただし、この第２ドライブトランジスタは第
２活性領域７０ａの図５の左側にゲート電極７５ｃを形
成させている。そのドレインは同様に第２アクセストラ
ンジスタのドレインと接続されるか所まで広がってい
る。第１伝導体層８０が、第１ドライブトランジスタの
ゲート電極７５ｂと第２ドライブトランジスタのドレイ
ンとを接続するように、ゲート電極上に絶縁層を介して
形成されている。同様に、第２伝導体層８０ａが第２ド
ライブトランジスタのゲート電極７５ｃと第１ドライブ
トランジスタのドレインとを接続するように、ゲート電
極上に絶縁層を介して形成されている。さらに、一端が
第１、第２伝導体層８０，８０ｂとそれぞれ接続され、
伝導体層上に絶縁層を介して第１、第２負荷抵抗層８
３，８３ａ（負荷抵抗Ｒ２，Ｒ１）が形成され、負荷抵
抗層上に絶縁層を介して第１、第２アクセストランジス
タのソースとそれぞれ接続された第１、第２ビットライ
ン８６，８６ａ（ビットラインＢ／Ｌ１，Ｂ／Ｌ２）が
形成されている。さらに、ビットライン上に絶縁層を介
して第１、第２負荷抵抗層８３，８３ａの他端とそれぞ
れ接続された第１、第２電源ライン８９，８９ａが形成
されている。
【００１７】上記のように、第１ドライブトランジスタ
のソース及びドレインは第１活性領域７０内に形成され
る。第２ドライブトランジスタのソース及びドレインは
第２活性領域７０ａ内に形成される。このとき、第１活
性領域７０内に形成される不純物領域のうち、アクセス
トランジスタのゲート電極７５ａの一方の側（図５では
左側）に形成される不純物領域が第１アクセストランジ
スタのソースとなり、他方の側（右側）に形成される不
純物領域が第１アクセストランジスタ及び第１ドライブ
トランジスタのドレインとなる。また、第２活性領域７
０ａ内に形成される不純物領域のうち、アクセストラン
ジスタのゲート電極７５ａの一方の側（左側）に形成さ
れる不純物領域が第２アクセストランジスタのソースと
なり、他方の側（右側）に形成される不純物領域が第２
アクセストランジスタ及び第２ドライブトランジスタの
ドレインとなる。
のソース及びドレインは第１活性領域７０内に形成され
る。第２ドライブトランジスタのソース及びドレインは
第２活性領域７０ａ内に形成される。このとき、第１活
性領域７０内に形成される不純物領域のうち、アクセス
トランジスタのゲート電極７５ａの一方の側（図５では
左側）に形成される不純物領域が第１アクセストランジ
スタのソースとなり、他方の側（右側）に形成される不
純物領域が第１アクセストランジスタ及び第１ドライブ
トランジスタのドレインとなる。また、第２活性領域７
０ａ内に形成される不純物領域のうち、アクセストラン
ジスタのゲート電極７５ａの一方の側（左側）に形成さ
れる不純物領域が第２アクセストランジスタのソースと
なり、他方の側（右側）に形成される不純物領域が第２
アクセストランジスタ及び第２ドライブトランジスタの
ドレインとなる。
【００１８】そして、第１ドライブトランジスタのゲー
ト電極７５ｂと第２ドライブトランジスタのゲート電極
７５ｃは、第１、第２の活性領域７０，７０ａにおいて
互い違いに形成される。したがって、第１ドライブトラ
ンジスタのドレインと第２ドライブトランジスタのゲー
ト電極７５ｃとが互いに一直線上に形成され、第２ドラ
イブトランジスタのドレインと第１ドライブトランジス
タのゲート電極７５ｂとが互いに一直線上に形成され
る。
ト電極７５ｂと第２ドライブトランジスタのゲート電極
７５ｃは、第１、第２の活性領域７０，７０ａにおいて
互い違いに形成される。したがって、第１ドライブトラ
ンジスタのドレインと第２ドライブトランジスタのゲー
ト電極７５ｃとが互いに一直線上に形成され、第２ドラ
イブトランジスタのドレインと第１ドライブトランジス
タのゲート電極７５ｂとが互いに一直線上に形成され
る。
【００１９】そして、第１、第２伝導体層８０，８０
ａ、第１、第２負荷抵抗層８３，８３ａ、第１、第２電
源ライン８９，８９ａは、第１、第２活性領域７０，７
０ａに直角な方向に形成され、第１、第２ビットライン
８６，８６ａは、アクセストランジスタのゲート電極７
５ａと直角な方向に形成される。このような本実施の形
態のＳＲＡＭにおいて、第１、第２ドライブトランジス
タのゲート電極７５ｂ，７５ｃは、前記基板内にトレン
チを形成した後、トレンチを充分に含むようにゲート電
極物質をパターニングして形成する。
ａ、第１、第２負荷抵抗層８３，８３ａ、第１、第２電
源ライン８９，８９ａは、第１、第２活性領域７０，７
０ａに直角な方向に形成され、第１、第２ビットライン
８６，８６ａは、アクセストランジスタのゲート電極７
５ａと直角な方向に形成される。このような本実施の形
態のＳＲＡＭにおいて、第１、第２ドライブトランジス
タのゲート電極７５ｂ，７５ｃは、前記基板内にトレン
チを形成した後、トレンチを充分に含むようにゲート電
極物質をパターニングして形成する。
【００２０】図６（ａ）、図６（ｂ）は、それぞれ図５
のＩ−Ｉ’線断面図、ＩＩ−ＩＩ’線断面図である。図
６（ａ）に表された範囲には、フィールド領域と活性領
域が定められた第１導電型半導体基板７１内に一定の深
さに形成された第２導電型ウェル７１ａと、活性領域の
第２導電型ウェル７１ａを貫通して第１導電型の半導体
基板７１まで達するように形成されたトレンチと、第１
活性領域内のトレンチ及びその周辺を含むようにゲート
絶縁膜７４上に形成された第１ドライブトランジスタの
ゲート電極７５ｂと、第１ドライブトランジスタのゲー
ト電極７５ｂの一方の側の第１導電型半導体基板７１上
に形成された第１、第２アクセストランジスタのゲート
電極７５ａと、第１ドライブトランジスタのゲート電極
７５ｂ及びアクセストランジスタのゲート電極７５ａの
両側の基板内に形成された第１導電型第１不純物領域７
６と第１導電型第２不純物領域７６ａと、第１ドライブ
トランジスタのゲート電極７５ｂ及び第１導電型第２不
純物領域７６ａとそれぞれのコンタクトホールを介して
接続された第１、第２伝導体層８０、８０ａと、第１伝
導体層８０上に絶縁層８１を介して形成された第１負荷
抵抗層８３と、第２伝導体層８０ａとコンタクトホール
を介して接続された第２負荷抵抗層８３ａと、アクセス
トランジスタのゲート電極７５ａの両側の基板内に形成
された第１導電型第１不純物領域７６とコンタクトホー
ルを介して接続された第１ビットライン８６と、第１ビ
ットライン８６の上側において、絶縁層８７を介し、一
定の幅をあけて互いに隔離形成された第１、第２電源ラ
イン８９、８９ａとが図示されている。
のＩ−Ｉ’線断面図、ＩＩ−ＩＩ’線断面図である。図
６（ａ）に表された範囲には、フィールド領域と活性領
域が定められた第１導電型半導体基板７１内に一定の深
さに形成された第２導電型ウェル７１ａと、活性領域の
第２導電型ウェル７１ａを貫通して第１導電型の半導体
基板７１まで達するように形成されたトレンチと、第１
活性領域内のトレンチ及びその周辺を含むようにゲート
絶縁膜７４上に形成された第１ドライブトランジスタの
ゲート電極７５ｂと、第１ドライブトランジスタのゲー
ト電極７５ｂの一方の側の第１導電型半導体基板７１上
に形成された第１、第２アクセストランジスタのゲート
電極７５ａと、第１ドライブトランジスタのゲート電極
７５ｂ及びアクセストランジスタのゲート電極７５ａの
両側の基板内に形成された第１導電型第１不純物領域７
６と第１導電型第２不純物領域７６ａと、第１ドライブ
トランジスタのゲート電極７５ｂ及び第１導電型第２不
純物領域７６ａとそれぞれのコンタクトホールを介して
接続された第１、第２伝導体層８０、８０ａと、第１伝
導体層８０上に絶縁層８１を介して形成された第１負荷
抵抗層８３と、第２伝導体層８０ａとコンタクトホール
を介して接続された第２負荷抵抗層８３ａと、アクセス
トランジスタのゲート電極７５ａの両側の基板内に形成
された第１導電型第１不純物領域７６とコンタクトホー
ルを介して接続された第１ビットライン８６と、第１ビ
ットライン８６の上側において、絶縁層８７を介し、一
定の幅をあけて互いに隔離形成された第１、第２電源ラ
イン８９、８９ａとが図示されている。
【００２１】ここで、アクセストランジスタのゲート電
極７５ａ及び第１ドライブトランジスタのゲート電極７
５ｂと、第２導電型ウェル７１ａとの間にはゲート絶縁
膜７４が形成されている。第１伝導体層８０は第１ドラ
イブトランジスタのゲート電極７５ｂと第２ドライブト
ランジスタのドレイン（図示せず）とを電気的に接続
し、第２伝導体層８０ａは第１ドライブトランジスタの
ドレイン７６ａと第２ドライブトランジスタのゲート電
極（図示せず）とを電気的に接続している。また、上記
トレンチの深さは、第２導電型ウェル７１ａの深さ以上
にして、第１導電型の基板７１が充分に露出されるよう
にする。
極７５ａ及び第１ドライブトランジスタのゲート電極７
５ｂと、第２導電型ウェル７１ａとの間にはゲート絶縁
膜７４が形成されている。第１伝導体層８０は第１ドラ
イブトランジスタのゲート電極７５ｂと第２ドライブト
ランジスタのドレイン（図示せず）とを電気的に接続
し、第２伝導体層８０ａは第１ドライブトランジスタの
ドレイン７６ａと第２ドライブトランジスタのゲート電
極（図示せず）とを電気的に接続している。また、上記
トレンチの深さは、第２導電型ウェル７１ａの深さ以上
にして、第１導電型の基板７１が充分に露出されるよう
にする。
【００２２】一方、図６（ｂ）に表された範囲には、フ
ィールド領域と第１、第２活性領域が形成された第１導
電型半導体基板７１内に一定の深さに形成された第２導
電型ウェル７１ａと、図６（ａ）と同様のトレンチと、
トレンチ及びその周辺の活性領域の所定領域上に形成さ
れたゲート絶縁膜７４と、ゲート絶縁膜７４の両側の第
１活性領域及び第２活性領域内に形成された第１導電型
の第１、第２不純物領域７６，７６ａと、第２活性領域
内のトレンチ及びその周辺を含むようにゲート絶縁膜７
４上に形成された第２ドライブトランジスタのゲート電
極７５ｃと、第２ドライブトランジスタのゲート電極７
５ｃと第１導電型第２不純物領域７６ａ（第１ドライブ
トランジスタのドレイン）とがコンタクトホールを介し
て相互に接続されるように形成された第２伝導体層８０
ａと、第１導電型第２不純物領域７６ａの上側の第２伝
導体層８０ａとコンタクトホールを介して接続された第
２負荷抵抗層８３ａと、第２負荷抵抗層８３ａ上におい
て、絶縁層８４を介し、互いに分離されて一定の幅を有
して形成された第１、第２ビットライン８６、８６ａ
と、第１、第２ビットライン８６、８６ａを含む全面に
形成された絶縁層８７に形成されたコンタクトホールを
介して第２負荷抵抗層８３ａと接続される第２電源ライ
ン８９ａとが図示されている。
ィールド領域と第１、第２活性領域が形成された第１導
電型半導体基板７１内に一定の深さに形成された第２導
電型ウェル７１ａと、図６（ａ）と同様のトレンチと、
トレンチ及びその周辺の活性領域の所定領域上に形成さ
れたゲート絶縁膜７４と、ゲート絶縁膜７４の両側の第
１活性領域及び第２活性領域内に形成された第１導電型
の第１、第２不純物領域７６，７６ａと、第２活性領域
内のトレンチ及びその周辺を含むようにゲート絶縁膜７
４上に形成された第２ドライブトランジスタのゲート電
極７５ｃと、第２ドライブトランジスタのゲート電極７
５ｃと第１導電型第２不純物領域７６ａ（第１ドライブ
トランジスタのドレイン）とがコンタクトホールを介し
て相互に接続されるように形成された第２伝導体層８０
ａと、第１導電型第２不純物領域７６ａの上側の第２伝
導体層８０ａとコンタクトホールを介して接続された第
２負荷抵抗層８３ａと、第２負荷抵抗層８３ａ上におい
て、絶縁層８４を介し、互いに分離されて一定の幅を有
して形成された第１、第２ビットライン８６、８６ａ
と、第１、第２ビットライン８６、８６ａを含む全面に
形成された絶縁層８７に形成されたコンタクトホールを
介して第２負荷抵抗層８３ａと接続される第２電源ライ
ン８９ａとが図示されている。
【００２３】ここで、上記トレンチの深さは、第２導電
型ウェル７１ａの深さ以上にして、第１導電型半導体基
板７１が充分に露出されるようにする。各コンタクトホ
ールは、絶縁層を堆積した後に、形成しようとするホー
ルの幅だけ絶縁層を除去して形成される。そして、第２
負荷抵抗層８３ａは、第１ドライブトランジスタのドレ
イン７６ａをコンタクトホールを介して第２電源ライン
８９ａと接続する。なお、本発明のＳＲＡＭセルでは、
半導体基板７１を第１、第２ドライブトランジスタのソ
ースとするので、半導体基板７１を接地端として使用す
る。これにより、接地端の抵抗を減少させることができ
る。
型ウェル７１ａの深さ以上にして、第１導電型半導体基
板７１が充分に露出されるようにする。各コンタクトホ
ールは、絶縁層を堆積した後に、形成しようとするホー
ルの幅だけ絶縁層を除去して形成される。そして、第２
負荷抵抗層８３ａは、第１ドライブトランジスタのドレ
イン７６ａをコンタクトホールを介して第２電源ライン
８９ａと接続する。なお、本発明のＳＲＡＭセルでは、
半導体基板７１を第１、第２ドライブトランジスタのソ
ースとするので、半導体基板７１を接地端として使用す
る。これにより、接地端の抵抗を減少させることができ
る。
【００２４】次に、このように構成された本実施の形態
のＳＲＡＭセルの製造方法を説明する。図７〜図１１の
（ａ）〜（ｏ）は本実施の形態のＳＲＡＭセルの製造方
法を図５のＩ−Ｉ’線上で示す工程断面図、同図
（ａ’）〜（ｏ’）は同ＳＲＡＭセルの製造方法を図５
のＩＩ−ＩＩ’線上で示す工程断面図である。
のＳＲＡＭセルの製造方法を説明する。図７〜図１１の
（ａ）〜（ｏ）は本実施の形態のＳＲＡＭセルの製造方
法を図５のＩ−Ｉ’線上で示す工程断面図、同図
（ａ’）〜（ｏ’）は同ＳＲＡＭセルの製造方法を図５
のＩＩ−ＩＩ’線上で示す工程断面図である。
【００２５】まず、図７（ａ）、図７（ａ’）に示すよ
うに、第１導電型半導体基板７１に第２導電型の不純物
イオンを注入して一定の深さを有する第２導電型ウェル
７１ａを形成する。続いて、図７（ｂ）、図７（ｂ’）
に示すように、第２導電型ウェル７１ａに選択的にフィ
ールドイオンを注入してフィールド酸化膜７２を形成す
ることにより、ウェル７１ａを第１活性領域７０、第２
活性領域７０ａに区分する。
うに、第１導電型半導体基板７１に第２導電型の不純物
イオンを注入して一定の深さを有する第２導電型ウェル
７１ａを形成する。続いて、図７（ｂ）、図７（ｂ’）
に示すように、第２導電型ウェル７１ａに選択的にフィ
ールドイオンを注入してフィールド酸化膜７２を形成す
ることにより、ウェル７１ａを第１活性領域７０、第２
活性領域７０ａに区分する。
【００２６】次いで、図７（ｃ）、図７（ｃ’）に示す
ように、第１、第２活性領域の一部を基板を第２導電型
ウェル７１ａの深さ以上にエッチングしてトレンチ７３
を形成する。そのトレンチ７３は、基板７１にまで食い
込んでいる。そして、図７（ｄ）、図７（ｄ’）に示す
ように、トレンチ７３を含む活性領域上にゲート絶縁膜
７４を堆積した後、ゲート絶縁膜７４を含む全面に伝導
層７５を形成する。
ように、第１、第２活性領域の一部を基板を第２導電型
ウェル７１ａの深さ以上にエッチングしてトレンチ７３
を形成する。そのトレンチ７３は、基板７１にまで食い
込んでいる。そして、図７（ｄ）、図７（ｄ’）に示す
ように、トレンチ７３を含む活性領域上にゲート絶縁膜
７４を堆積した後、ゲート絶縁膜７４を含む全面に伝導
層７５を形成する。
【００２７】次に、図８（ｅ）、図８（ｅ’）に示すよ
うに、ゲート絶縁膜７４及び伝導層７５をパターニング
して、アクセストランジスタのゲート電極７５ａと第
１、第２ドライブトランジスタのゲート電極７５ｂ，７
５ｃを形成する。そして、アクセストランジスタのゲー
ト電極７５ａとドライブトランジスタのゲート電極７５
ｂ，７５ｃをマスクに用いて第１導電型の不純物を注入
し、第２導電型ウェル７１ａ内の活性領域に第１導電型
の第１不純物領域７６と第２不純物領域７６ａを形成す
る。ここで、図８（ｅ）の第１不純物領域７６は第１、
第２アクセストランジスタのソースであり、図８
（ａ）、図８（ｄ）の第２不純物領域７６ａは第１ドラ
イブトランジスタのドレインである。
うに、ゲート絶縁膜７４及び伝導層７５をパターニング
して、アクセストランジスタのゲート電極７５ａと第
１、第２ドライブトランジスタのゲート電極７５ｂ，７
５ｃを形成する。そして、アクセストランジスタのゲー
ト電極７５ａとドライブトランジスタのゲート電極７５
ｂ，７５ｃをマスクに用いて第１導電型の不純物を注入
し、第２導電型ウェル７１ａ内の活性領域に第１導電型
の第１不純物領域７６と第２不純物領域７６ａを形成す
る。ここで、図８（ｅ）の第１不純物領域７６は第１、
第２アクセストランジスタのソースであり、図８
（ａ）、図８（ｄ）の第２不純物領域７６ａは第１ドラ
イブトランジスタのドレインである。
【００２８】次いで、図８（ｆ）、図８（ｆ’）に示す
ように、基板を含む全面に第１絶縁層７７を形成する。
さらに、第１絶縁層７７を選択的にエッチングして、第
１導電型の第１不純物領域７６と第２不純物領域７６ａ
の表面を露出させた後、全面に第２絶縁層７８を堆積す
る。
ように、基板を含む全面に第１絶縁層７７を形成する。
さらに、第１絶縁層７７を選択的にエッチングして、第
１導電型の第１不純物領域７６と第２不純物領域７６ａ
の表面を露出させた後、全面に第２絶縁層７８を堆積す
る。
【００２９】次に、図８（ｇ）、図８（ｇ’）に示すよ
うに、ドライブトランジスタのゲート電極７５ｂ，７５
ｃ上の第１絶縁層７７と第２絶縁層７８、そして第１導
電型第２不純物領域７６ａ上の第２絶縁層７８を選択的
に除去して第１コンタクトホール７９を形成する。
うに、ドライブトランジスタのゲート電極７５ｂ，７５
ｃ上の第１絶縁層７７と第２絶縁層７８、そして第１導
電型第２不純物領域７６ａ上の第２絶縁層７８を選択的
に除去して第１コンタクトホール７９を形成する。
【００３０】次いで、図９（ｈ）、図９（ｈ’）に示す
ように、第１コンタクトホール７９を介してドライブト
ランジスタのゲート電極７５ｂ，７５ｃと第１導電型第
２不純物領域７６ａとにそれぞれ接続されるように、第
１伝導体層８０と第２伝導体層８０ａを形成する。な
お、図９（ｈ）では、図５のＩ−Ｉ’線上の断面を示し
ているので、第１伝導層８０と第２伝導層８０ａが図示
されているが、図９（ｈ’）では、図５のＩＩ−ＩＩ’
線上の断面を示しているので、第２伝導層８０ａだけが
図示される。また、図９（ｄ）に示す第２伝導層８０ａ
は、第２ドライブトランジスタのゲート電極７５ｃと第
１ドライブトランジスタのドレインとを電気的に接続す
るものである。
ように、第１コンタクトホール７９を介してドライブト
ランジスタのゲート電極７５ｂ，７５ｃと第１導電型第
２不純物領域７６ａとにそれぞれ接続されるように、第
１伝導体層８０と第２伝導体層８０ａを形成する。な
お、図９（ｈ）では、図５のＩ−Ｉ’線上の断面を示し
ているので、第１伝導層８０と第２伝導層８０ａが図示
されているが、図９（ｈ’）では、図５のＩＩ−ＩＩ’
線上の断面を示しているので、第２伝導層８０ａだけが
図示される。また、図９（ｄ）に示す第２伝導層８０ａ
は、第２ドライブトランジスタのゲート電極７５ｃと第
１ドライブトランジスタのドレインとを電気的に接続す
るものである。
【００３１】次いで、図９（ｉ）、図９（ｉ’）に示す
ように、第１、第２伝導体層８０、８０ａを含む全面に
第３絶縁層８１と第４絶縁層８１ａを順次形成した後、
図９（ｉ’）に示すように、第４絶縁層８１ａを一定領
域だけが残るようにエッチバックする。これにより、図
９（ｉ）の領域では、第４絶縁層８１ａが存在しない。
ように、第１、第２伝導体層８０、８０ａを含む全面に
第３絶縁層８１と第４絶縁層８１ａを順次形成した後、
図９（ｉ’）に示すように、第４絶縁層８１ａを一定領
域だけが残るようにエッチバックする。これにより、図
９（ｉ）の領域では、第４絶縁層８１ａが存在しない。
【００３２】次いで、図９（ｊ）、図９（ｊ’）に示す
ように、第１ドライブトランジスタのドレインとなる第
２不純物領域７６ａと電気的に接続された第２伝導体層
８０ａが露出するように第３絶縁層８１を選択的に除去
して、第２コンタクトホール８２ａを形成し、同様に、
第２ドライブトランジスタのドレインとなる第２不純物
領域と電気的に接続された第１伝導体層８０が露出する
ように第３絶縁層８１を選択的に除去して、第２コンタ
クトホール（不図示）を形成する。
ように、第１ドライブトランジスタのドレインとなる第
２不純物領域７６ａと電気的に接続された第２伝導体層
８０ａが露出するように第３絶縁層８１を選択的に除去
して、第２コンタクトホール８２ａを形成し、同様に、
第２ドライブトランジスタのドレインとなる第２不純物
領域と電気的に接続された第１伝導体層８０が露出する
ように第３絶縁層８１を選択的に除去して、第２コンタ
クトホール（不図示）を形成する。
【００３３】次いで、図１０（ｋ）、図１０（ｋ’）に
示すように、第２コンタクトホールを介して第１伝導体
層８０、第２伝導体層８０ａと電気的に接続されるよう
に第１、第２負荷抵抗層８３，８３ａを形成する。ここ
で、第１負荷抵抗層８３は、第２ドライブトランジスタ
のドレインとなる第２活性領域内の第２不純物領域上の
位置に設けられた第２コンタクトホール（不図示）を介
して第１伝導体層８０と電気的に接続される。また、第
２負荷抵抗層８３ａは、図１０（ｋ）、図１０（ｋ’）
に示すように、第１ドライブトランジスタのドレインと
なる第１活性領域内の第２不純物領域７６ａ上の位置に
設けられた第２コンタクトホール８２ａを介して第２伝
導体層８０ａと電気的に接続される。
示すように、第２コンタクトホールを介して第１伝導体
層８０、第２伝導体層８０ａと電気的に接続されるよう
に第１、第２負荷抵抗層８３，８３ａを形成する。ここ
で、第１負荷抵抗層８３は、第２ドライブトランジスタ
のドレインとなる第２活性領域内の第２不純物領域上の
位置に設けられた第２コンタクトホール（不図示）を介
して第１伝導体層８０と電気的に接続される。また、第
２負荷抵抗層８３ａは、図１０（ｋ）、図１０（ｋ’）
に示すように、第１ドライブトランジスタのドレインと
なる第１活性領域内の第２不純物領域７６ａ上の位置に
設けられた第２コンタクトホール８２ａを介して第２伝
導体層８０ａと電気的に接続される。
【００３４】次いで、図１０（ｌ）、図１０（ｌ’）に
示すように、第１、第２負荷抵抗層８３，８３ａを含む
全面に第５絶縁層８４を形成する。そして、図１０
（ｂ）に示すように、アクセストランジスタのゲート電
極７５ａの両側の活性領域に形成された不純物領域のう
ち、ソースとして使用される一方の不純物領域７６が露
出するように第５絶縁層８４を選択的に除去して、第３
コンタクトホール８５を形成する。
示すように、第１、第２負荷抵抗層８３，８３ａを含む
全面に第５絶縁層８４を形成する。そして、図１０
（ｂ）に示すように、アクセストランジスタのゲート電
極７５ａの両側の活性領域に形成された不純物領域のう
ち、ソースとして使用される一方の不純物領域７６が露
出するように第５絶縁層８４を選択的に除去して、第３
コンタクトホール８５を形成する。
【００３５】次いで、図１０（ｍ）、図１０（ｍ’）に
示すように、第３コンタクトホール８５を含む全面に電
導性物質を堆積しパターニングして、第１ビットライン
８６及び第２ビットライン８６ａを形成する。ここで、
図１０（ｍ’）では、第１アクセストランジスタの上記
ソースと第３コンタクトホール８５を介して接続された
第１ビットライン８６と、第２アクセストランジスタの
ソース（図示せず）とコンタクトホールを介して接続さ
れた第２ビットライン８６ａとが図示されるが、図１０
（ｍ）では、第１ビットライン８６だけが図示される。
示すように、第３コンタクトホール８５を含む全面に電
導性物質を堆積しパターニングして、第１ビットライン
８６及び第２ビットライン８６ａを形成する。ここで、
図１０（ｍ’）では、第１アクセストランジスタの上記
ソースと第３コンタクトホール８５を介して接続された
第１ビットライン８６と、第２アクセストランジスタの
ソース（図示せず）とコンタクトホールを介して接続さ
れた第２ビットライン８６ａとが図示されるが、図１０
（ｍ）では、第１ビットライン８６だけが図示される。
【００３６】次いで、図１１（ｎ）、図１１（ｎ’）に
示すように、第１、第２ビットライン８６，８６ａを含
む全面に第６絶縁層８７を堆積した後、第１負荷抵抗層
８３の他端（第１ドライブトランジスタのゲートに近い
方）の所定部分が露出するように第６絶縁層８７と第５
絶縁層８４を選択的に除去して、第４コンタクトホール
（不図示）を形成する。また、図１１（ｃ）に示すよう
に、第２負荷抵抗層８３ａの他端（第２ドライブトラン
ジスタのゲートに近い方）の所定部分が露出するように
第６絶縁層８７と第５絶縁層８４を選択的に除去して、
第４コンタクトホール８８を形成する。
示すように、第１、第２ビットライン８６，８６ａを含
む全面に第６絶縁層８７を堆積した後、第１負荷抵抗層
８３の他端（第１ドライブトランジスタのゲートに近い
方）の所定部分が露出するように第６絶縁層８７と第５
絶縁層８４を選択的に除去して、第４コンタクトホール
（不図示）を形成する。また、図１１（ｃ）に示すよう
に、第２負荷抵抗層８３ａの他端（第２ドライブトラン
ジスタのゲートに近い方）の所定部分が露出するように
第６絶縁層８７と第５絶縁層８４を選択的に除去して、
第４コンタクトホール８８を形成する。
【００３７】次に、図１１（ｏ）、図１１（ｏ’）に示
すように、第４コンタクトホールを含む第６絶縁層８７
の全面に電源ライン物質を堆積しパターニングして、第
１、第２電源ライン８９，８９ａを形成する。これで、
本実施の形態のＳＲＡＭセルの製造工程が完了する。
すように、第４コンタクトホールを含む第６絶縁層８７
の全面に電源ライン物質を堆積しパターニングして、第
１、第２電源ライン８９，８９ａを形成する。これで、
本実施の形態のＳＲＡＭセルの製造工程が完了する。
【００３８】
【発明の効果】本発明によれば、第１、第２ドライブト
ランジスタを垂直構造とすることにより、セルのサイズ
を減少させることができ、集積度を向上させることがで
きる。また、第１、第２ドライブトランジスタを垂直構
造とすることにより、ドライブトランジスタの非対称性
を改善することができ、更にドライブトランジスタの幅
を大きくすることにより、電流ドライブ能力を向上させ
ることができるので、セルの安定化を実現することがで
き、信頼性を向上させることができる。
ランジスタを垂直構造とすることにより、セルのサイズ
を減少させることができ、集積度を向上させることがで
きる。また、第１、第２ドライブトランジスタを垂直構
造とすることにより、ドライブトランジスタの非対称性
を改善することができ、更にドライブトランジスタの幅
を大きくすることにより、電流ドライブ能力を向上させ
ることができるので、セルの安定化を実現することがで
き、信頼性を向上させることができる。
【図１】 従来のＳＲＡＭセルの等価回路図である。
【図２】 従来のＳＲＡＭセルの平面図である。
【図３】 図２のＩ−Ｉ’線断面図である。
【図４】 従来のＳＲＡＭセルの製造方法を示す工程断
面図である。
面図である。
【図５】 本発明の実施の形態を示すＳＲＡＭの単位セ
ルの平面図である。
ルの平面図である。
【図６】 図５のＩ−Ｉ’線及びＩＩ−ＩＩ’線断面図
である。
である。
【図７】 図５のＳＲＡＭセルの製造方法を図５のＩ−
Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図である。
Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図である。
【図８】 図５のＳＲＡＭセルの製造方法を図５のＩ−
Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図である。
Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図である。
【図９】 図５のＳＲＡＭセルの製造方法を図５のＩ−
Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図である。
Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図である。
【図１０】 図５のＳＲＡＭセルの製造方法を図５のＩ
−Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図であ
る。
−Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図であ
る。
【図１１】 図５のＳＲＡＭセルの製造方法を図５のＩ
−Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図であ
る。
−Ｉ’線及びＩＩ−ＩＩ’線上で示す工程断面図であ
る。
７０…第１活性領域、７０ａ…第２活性領域、７１…第
１導電型半導体基板、７１ａ…第２導電型ウェル、７３
…トレンチ、７４…ゲート絶縁膜、７５ａ…第１、第２
アクセストランジスタのゲート電極、７５ｂ…第１ドラ
イブトランジスタのゲート電極、７５ｃ…第２ドライブ
トランジスタのゲート電極、８０、８０ａ…第１、第２
伝導体層、８３、８３ａ…第１、第２負荷抵抗層、８
６、８６ａ…第１、第２ビットライン、８９、８９ａ…
第１、第２電源ライン。
１導電型半導体基板、７１ａ…第２導電型ウェル、７３
…トレンチ、７４…ゲート絶縁膜、７５ａ…第１、第２
アクセストランジスタのゲート電極、７５ｂ…第１ドラ
イブトランジスタのゲート電極、７５ｃ…第２ドライブ
トランジスタのゲート電極、８０、８０ａ…第１、第２
伝導体層、８３、８３ａ…第１、第２負荷抵抗層、８
６、８６ａ…第１、第２ビットライン、８９、８９ａ…
第１、第２電源ライン。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (5)
- 【請求項１】 第１導電型半導体基板内に形成され、互
いに平行な第１、第２活性領域を形成させた第２導電型
ウェルと、 第１、第２活性領域と交差するように第２導電型ウェル
上にゲート絶縁膜を介して直線状に形成された第１、第
２アクセストランジスタのゲート電極と、 アクセストランジスタのゲート電極の一方の側の基板内
に形成された、アクセストランジスタのソースとなる第
１導電型の第１不純物領域と、 アクセストランジスタのゲート電極の他方の側の基板内
に形成された、アクセストランジスタ及びドライブトラ
ンジスタのドレインとなる第１導電型の第２不純物領域
と、 第１活性領域内の第２不純物領域の位置において、一部
がゲート絶縁膜を介して前記ウェル及び基板に囲まれる
ように基板に対して垂直に形成された第１ドライブトラ
ンジスタのゲート電極と、 第２活性領域内の第２不純物領域の位置において、一部
がゲート絶縁膜を介して前記ウェル及び基板に囲まれる
ように基板に対して垂直に形成された第２ドライブトラ
ンジスタのゲート電極と、 前記ゲート電極及び不純物領域上に絶縁層を介して形成
された、第１ドライブトランジスタのゲート電極と第２
ドライブトランジスタのドレインとなる第２活性領域内
の第２不純物領域とをコンタクトホールを介して接続す
る直線状の第１伝導体層と、 前記ゲート電極及び不純物領域上に絶縁層を介して形成
された、第２ドライブトランジスタのゲート電極と第１
ドライブトランジスタのドレインとなる第１活性領域内
の第２不純物領域とをコンタクトホールを介して接続す
る直線状の第２伝導体層と、 前記第１、第２伝導体層上に絶縁層を介して形成され、
前記第２不純物領域上の第１、第２伝導体層とコンタク
トホールを介してそれぞれ接続された直線状の第１、第
２負荷抵抗層と を備え、 基板を第１、第２ドライブトランジスタの共通ソースと
して使用する ことを特徴とするＳＲＡＭセル。 - 【請求項２】 請求項１記載のＳＲＡＭセルにおいて、 前記第１、第２アクセストランジスタのゲート電極は一
体型であることを特徴とするＳＲＡＭセル。 - 【請求項３】 請求項１記載のＳＲＡＭセルにおいて、 前記第１ドライブトランジスタのゲート電極と第２ドラ
イブトランジスタのゲート電極は、第１、第２の活性領
域において互い違いに形成されることを特徴とするＳＲ
ＡＭセル。 - 【請求項４】 第１導電型半導体基板内に一定の深さに
形成された第２導電型ウェルと、 第２導電型ウェル上に形成された、前記半導体基板を互
いに平行な第１、第２活性領域に区分するフィールド酸
化膜と、 第１、第２活性領域内の第２導電型ウェルを貫通して半
導体基板まで達するように形成されたトレンチと、 第１、第２活性領域内のトレンチを含む所定領域上に形
成されたゲート絶縁膜と、 第１の活性領域内のトレンチ及びその周辺を含むように
ゲート絶縁膜上に形成された第１ドライブトランジスタ
のゲート電極と、 第２の活性領域内のトレンチ及びその周辺を含むように
ゲート絶縁膜上に形成された第２ドライブトランジスタ
のゲート電極と、 第１、第２活性領域と交差するようにゲート絶縁膜上に
直線状に形成されたアクセストランジスタのゲート電極
と、 アクセストランジスタのゲート電極の一方の側の基板内
に形成された、アクセストランジスタのソースとなる第
１導電型の第１不純物領域と、 アクセストランジスタのゲート電極の他方の側の基板内
に形成された、アクセストランジスタ及びドライブトラ
ンジスタのドレインとなる第１導電型の第２不純物領域
と、 ゲート電極及び不純物領域上に絶縁層を介して形成され
た、第１ドライブトランジスタのゲート電極と第２ドラ
イブトランジスタのドレインとなる第２活性領域内の第
２不純物領域とを接続する直線状の第１伝導体層と、 ゲート電極及び不純物領域上に絶縁層を介して形成され
た、第２ドライブトランジスタのゲート電極と第１ドラ
イブトランジスタのドレインとなる第１活性領域内の第
２不純物領域とを接続する直線状の第２伝導体層と、 伝導体層上に絶縁層を介して形成された、一端が第１、
第２伝導体層とそれぞれ接続された直線状の第１、第２
負荷抵抗層と、 負荷抵抗層上に絶縁層を介して形成された、第１、第２
活性領域内の第１不純物領域とそれぞれ接続された第
１、第２ビットラインと、 ビットライン上に絶縁層を介して形成された、第１、第
２負荷抵抗層の他端とそれぞれ接続された第１、第２電
源ラインとを備え、 基板を第１、第２ドライブトランジスタの共通ソースと
して使用する ことを特徴とするＳＲＡＭセル。 - 【請求項５】 第１導電型半導体基板に一定の深さの第
２導電型ウェルを形成する工程と、 第２導電型ウェルにフィールド酸化膜を形成して互いに
平行な第１、第２活性領域に区分し、第１、第２活性領
域内の第２導電型ウェルを貫通して半導体基板まで達す
るトレンチを形成する工程と、 前記トレンチを含む全面にゲート絶縁膜、伝導層を順次
形成した後にパターニングして、第１の活性領域内のト
レンチ及びその周辺を含む第１ドライブトランジスタの
ゲート電極、第２の活性領域内のトレンチ及びその周辺
を含む第２ドライブトランジスタのゲート電極、第１、
第２活性領域と交差するアクセストランジスタの直線状
のゲート電極を形成する工程と、 アクセストランジスタのゲート電極の両側の活性領域に
第１導電型の不純物を注入して、アクセストランジスタ
のソースとなる第１不純物領域、アクセストランジスタ
及びドライブトランジスタのドレインとなる第２不純物
領域を形成する工程と、 ゲート電極及び不純物領域上に絶縁層を形成した後、前
記ゲート電極と第２不純物領域が露出するようにコンタ
クトホールを形成し、第１ドライブトランジスタのゲー
ト電極と第２活性領域内の第２不純物領域とを接続する
直線状の第１伝導体層、第２ドライブトランジスタのゲ
ート電極と第１活性領域内の第２不純物領域とを接続す
る直線状の第２伝導体層を形成する工程と、 前記第１、第２伝導体層を含む全面に絶縁層を形成した
後、前記第２不純物領域上の第１、第２伝導体層が露出
するようにコンタクトホールを形成し、一端が第１、第
２伝導体層とそれぞれ接続される直線状の第１、第２負
荷抵抗層を形成する工程と、 前記第１、第２負荷抵抗層を含む全面に絶縁層を形成し
た後、前記第１不純物領域が露出するようにコンタクト
ホールを形成し、第１、第２活性領域内の第１不純物領
域とそれぞれ接続される第１、第２ビットラインを形成
する工程と、 前記第１、第２ビットラインを含む全面に絶縁層を形成
した後、前記負荷抵抗層の他端が露出するようにコンタ
クトホールを形成し、第１、第２負荷抵抗層の他端とそ
れぞれ接続される第１、第２電源ラインを形成する工程
とを備え、 基板を第１、第２ドライブトランジスタの共通ソースと
して使用する ことを特徴とするＳＲＡＭセルの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960079245A KR100236090B1 (ko) | 1996-12-31 | 1996-12-31 | 에스 램(sram) 셀 및 이의 제조방법 |
| KR79245/1996 | 1996-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10209298A JPH10209298A (ja) | 1998-08-07 |
| JP3177771B2 true JP3177771B2 (ja) | 2001-06-18 |
Family
ID=19493093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28844197A Expired - Fee Related JP3177771B2 (ja) | 1996-12-31 | 1997-10-21 | Ｓｒａｍセル及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6081041A (ja) |
| JP (1) | JP3177771B2 (ja) |
| KR (1) | KR100236090B1 (ja) |
| CN (1) | CN1107981C (ja) |
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|---|---|---|---|---|
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| GB0028598D0 (en) * | 2000-11-23 | 2001-01-10 | Ricardo Consulting Eng | Improvements in hybrid power sources |
| US7697595B2 (en) * | 2006-05-11 | 2010-04-13 | Tensorcomm Incorporated | Interference cancellation in variable codelength systems for multi-access communication |
| US6864519B2 (en) * | 2002-11-26 | 2005-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS SRAM cell configured using multiple-gate transistors |
| KR100577610B1 (ko) | 2003-07-15 | 2006-05-10 | 삼성전자주식회사 | 반도체 장치, 반도체 장치의 제조 방법 및 에스램 장치,에스램 장치 제조 방법. |
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| CN101989551B (zh) * | 2009-08-06 | 2012-01-25 | 中芯国际集成电路制造(上海)有限公司 | 不对称晶体管的形成方法 |
| KR102440205B1 (ko) * | 2022-02-22 | 2022-09-05 | 최태현 | 트렌치 구조를 갖는 씨모스 에스램 셀 |
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|---|---|---|---|---|
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| JPH0590539A (ja) * | 1991-09-27 | 1993-04-09 | Nec Yamagata Ltd | 半導体記憶装置 |
| US5422296A (en) * | 1994-04-25 | 1995-06-06 | Motorola, Inc. | Process for forming a static-random-access memory cell |
| DE4437581C2 (de) * | 1994-10-20 | 1996-08-08 | Siemens Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung mit vertikalen MOS-Transistoren |
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