JPH0590539A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0590539A JPH0590539A JP3248683A JP24868391A JPH0590539A JP H0590539 A JPH0590539 A JP H0590539A JP 3248683 A JP3248683 A JP 3248683A JP 24868391 A JP24868391 A JP 24868391A JP H0590539 A JPH0590539 A JP H0590539A
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- JP
- Japan
- Prior art keywords
- gate electrode
- drive transistor
- transistor
- resistance element
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 19
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- 230000005540 biological transmission Effects 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052782 aluminium Inorganic materials 0.000 abstract description 7
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】抵抗負荷型のＭＯＳ ＳＲＡＭセルのゲート電
極間にできるくぼみを無くし、層間膜のリフロー形状を
良くする。 【構成】ゲート電極４，５間に負荷抵抗としての多結晶
シリコン膜７ａのパターンを延ばすことにより、第２の
層間絶縁膜８のリフロー形状が良くなり、その上部のア
ルミニウム配線９の断線や高抵抗化による半導体記憶装
置の不良が無くなる。
極間にできるくぼみを無くし、層間膜のリフロー形状を
良くする。 【構成】ゲート電極４，５間に負荷抵抗としての多結晶
シリコン膜７ａのパターンを延ばすことにより、第２の
層間絶縁膜８のリフロー形状が良くなり、その上部のア
ルミニウム配線９の断線や高抵抗化による半導体記憶装
置の不良が無くなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に抵抗負荷型のＭＯＳＳＲＡＭセルに関する。
特に抵抗負荷型のＭＯＳＳＲＡＭセルに関する。
【０００２】
【従来の技術】半導体メモリの一種であるＳＲＡＭは一
般に高集積化を図るため抵抗負荷型のＳＲＡＭセルが主
流である。すなわち駆動トランジスタのゲート電極上に
負荷抵抗素子を積層した構造にすることにより高集積化
を実現してきた。図２にＭＯＳＳＲＡＭセルの回路図を
示す。図３（ａ）はこのＭＯＳ ＳＲＡＭセルの平面
図、図３（ｂ）はＭ３（ａ）のＸ−Ｘ線断面図である。
般に高集積化を図るため抵抗負荷型のＳＲＡＭセルが主
流である。すなわち駆動トランジスタのゲート電極上に
負荷抵抗素子を積層した構造にすることにより高集積化
を実現してきた。図２にＭＯＳＳＲＡＭセルの回路図を
示す。図３（ａ）はこのＭＯＳ ＳＲＡＭセルの平面
図、図３（ｂ）はＭ３（ａ）のＸ−Ｘ線断面図である。
【０００３】Ｐ型シリコン基板１の表面に素子分離用の
フィールド酸化膜２が選択的に形成されてトランジスタ
形成領域を区画している。トランジスタ形成領域上には
ゲート絶縁膜５が形成されている。トランジスタ形成領
域を横断して第１の駆動トランジスタＭ１のゲート電極
４と第２の伝達トランジスタＭ４のゲート電極５を２μ
ｍの間隔で形成する。次に第１の層間絶縁膜６を形成
し、その後である第１，第２の抵抗素子Ｒ１，Ｒ２とし
てのポリシリコン膜７を形成する。この多結晶シリコン
膜７のパターンがゲート電極４との導通のためのコンタ
クト部（クロスハッチングした部分）でカットされてい
るため、ゲート電極４とゲート電極５の間の段差が大き
い。次に第２の層間絶縁膜８を形成した後、その上にア
ルミニウム配線９を形成する。このアルミニウム配線９
はＳＲＡＭセル数個毎にワード電極（ゲート電極５を構
成するポリシリコン膜）に接続される。
フィールド酸化膜２が選択的に形成されてトランジスタ
形成領域を区画している。トランジスタ形成領域上には
ゲート絶縁膜５が形成されている。トランジスタ形成領
域を横断して第１の駆動トランジスタＭ１のゲート電極
４と第２の伝達トランジスタＭ４のゲート電極５を２μ
ｍの間隔で形成する。次に第１の層間絶縁膜６を形成
し、その後である第１，第２の抵抗素子Ｒ１，Ｒ２とし
てのポリシリコン膜７を形成する。この多結晶シリコン
膜７のパターンがゲート電極４との導通のためのコンタ
クト部（クロスハッチングした部分）でカットされてい
るため、ゲート電極４とゲート電極５の間の段差が大き
い。次に第２の層間絶縁膜８を形成した後、その上にア
ルミニウム配線９を形成する。このアルミニウム配線９
はＳＲＡＭセル数個毎にワード電極（ゲート電極５を構
成するポリシリコン膜）に接続される。
【０００４】
【発明が解決しようとする課題】前述したゲート電極４
とゲート電極５の間で第１の層間絶縁膜の表面のくぼみ
と、第１の抵抗素子Ｒ１の端部による段差のため、第２
の層間絶縁膜８を堆積し、リフローを行なっても段差が
大きく、その上に形成されるアルミニウム配線９のステ
ップカバレッジが悪くなり断線あるいは高抵抗化し、半
導体記憶装置が不良となる問題点があった。
とゲート電極５の間で第１の層間絶縁膜の表面のくぼみ
と、第１の抵抗素子Ｒ１の端部による段差のため、第２
の層間絶縁膜８を堆積し、リフローを行なっても段差が
大きく、その上に形成されるアルミニウム配線９のステ
ップカバレッジが悪くなり断線あるいは高抵抗化し、半
導体記憶装置が不良となる問題点があった。
【０００５】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板の表面にゲート絶縁膜を介して所定方向
に走行して設けられたゲート電極を有する第１の駆動ト
ランジスタおよび第２の駆動トランジスタと、前記第１
の駆動トランジスタおよび第２の駆動トランジスタ上に
それぞれ層間絶縁膜を介して設けられたポリシリコン膜
からなる第１の抵抗素子および第２の駆動トランジスタ
上にそれぞれ層間絶縁膜を介して設けられたポリシリコ
ン膜からなる第１の抵抗素子および第２の抵抗素子と、
前記第１の駆動トランジスタおよび第２の駆動トランジ
スタのゲート電極と直交する方向に走行して設けられた
ゲート電極を有する第１の伝達トランジスタおよび第２
の伝達トランジスタとからなるフリップフロップ回路を
メモリセルとして有し、前記第１の抵抗素子のポリシリ
コン膜が前記第１の駆動トランジスタのゲート電極上を
越えて前記第２の伝達トランジスタのゲート電極近傍へ
延びているというものである。
は、半導体基板の表面にゲート絶縁膜を介して所定方向
に走行して設けられたゲート電極を有する第１の駆動ト
ランジスタおよび第２の駆動トランジスタと、前記第１
の駆動トランジスタおよび第２の駆動トランジスタ上に
それぞれ層間絶縁膜を介して設けられたポリシリコン膜
からなる第１の抵抗素子および第２の駆動トランジスタ
上にそれぞれ層間絶縁膜を介して設けられたポリシリコ
ン膜からなる第１の抵抗素子および第２の抵抗素子と、
前記第１の駆動トランジスタおよび第２の駆動トランジ
スタのゲート電極と直交する方向に走行して設けられた
ゲート電極を有する第１の伝達トランジスタおよび第２
の伝達トランジスタとからなるフリップフロップ回路を
メモリセルとして有し、前記第１の抵抗素子のポリシリ
コン膜が前記第１の駆動トランジスタのゲート電極上を
越えて前記第２の伝達トランジスタのゲート電極近傍へ
延びているというものである。
【０００６】
【実施例】図１を参照すると、本発明の一実施例の半導
体記憶装置は、Ｐ型シリコン基板の表面にゲート絶縁膜
３を介して所定方向に走行して設けられたゲート電極４
（第１層ポリシリコン膜）を有する第１の駆動トランジ
スタＭ１および第２の駆動トランジスタＭ２と、第１の
駆動トランジスタＭ１および第２の駆動トランジスタＭ
２上にそれぞれ第１の層間絶縁膜５を介して設けられた
第２層ポリシリコン膜からなる第１の抵抗素子Ｒ１およ
び第２の抵抗素子Ｒ２と、第１の駆動トランジスタＭ１
および第２の駆動トランジスタＭ２のゲート電極と直交
する方向に走行して設けられたゲート電極５を有する第
１の伝達トランジスタＭ３および第２の伝達トランジス
タＭ４とからなるフリップフロップ回路をメモリセルと
して有し、第１の抵抗素子Ｒ１の第２層ポリシリコン膜
７ａが第１の駆動トランジスタＭ１のゲート電極４上を
越えて第２の伝達トランジスタＭ４のゲート電極５近傍
へ延びているというものである。第２層ポリシリコン膜
７ａの端部はほぼゲート電極５の端部上まで延びている
ので第１の層間絶縁６の表面凹部を埋めるため、段差が
少なくなり第２の層間絶縁８を堆積し、リフロー処理を
施したあとの表面の段差も少なくなる。従って、アルミ
ニウム配線８のステップカバレッジが改善され、断線や
高抵抗化の恐れが少なくなる。
体記憶装置は、Ｐ型シリコン基板の表面にゲート絶縁膜
３を介して所定方向に走行して設けられたゲート電極４
（第１層ポリシリコン膜）を有する第１の駆動トランジ
スタＭ１および第２の駆動トランジスタＭ２と、第１の
駆動トランジスタＭ１および第２の駆動トランジスタＭ
２上にそれぞれ第１の層間絶縁膜５を介して設けられた
第２層ポリシリコン膜からなる第１の抵抗素子Ｒ１およ
び第２の抵抗素子Ｒ２と、第１の駆動トランジスタＭ１
および第２の駆動トランジスタＭ２のゲート電極と直交
する方向に走行して設けられたゲート電極５を有する第
１の伝達トランジスタＭ３および第２の伝達トランジス
タＭ４とからなるフリップフロップ回路をメモリセルと
して有し、第１の抵抗素子Ｒ１の第２層ポリシリコン膜
７ａが第１の駆動トランジスタＭ１のゲート電極４上を
越えて第２の伝達トランジスタＭ４のゲート電極５近傍
へ延びているというものである。第２層ポリシリコン膜
７ａの端部はほぼゲート電極５の端部上まで延びている
ので第１の層間絶縁６の表面凹部を埋めるため、段差が
少なくなり第２の層間絶縁８を堆積し、リフロー処理を
施したあとの表面の段差も少なくなる。従って、アルミ
ニウム配線８のステップカバレッジが改善され、断線や
高抵抗化の恐れが少なくなる。
【０００７】
【発明の効果】以上説明したように本発明は、抵抗負荷
型のＭＯＳ ＳＲＡＭセルの駆動トランジスタのゲート
電極上に設けられた抵抗素子のポリシリコン膜を、隣接
する伝達トランジスタのゲート電極近傍まで延長するこ
とにより、駆動トラジスタのゲート電極と伝達トランジ
スタのゲート電極の間の表面の段差を緩和しているの
で、アルミニウム配線の断線や高抵抗化の恐れを少なく
し、半導体記憶装置の歩留りや信頼性の改善が可能とな
る効果がある。
型のＭＯＳ ＳＲＡＭセルの駆動トランジスタのゲート
電極上に設けられた抵抗素子のポリシリコン膜を、隣接
する伝達トランジスタのゲート電極近傍まで延長するこ
とにより、駆動トラジスタのゲート電極と伝達トランジ
スタのゲート電極の間の表面の段差を緩和しているの
で、アルミニウム配線の断線や高抵抗化の恐れを少なく
し、半導体記憶装置の歩留りや信頼性の改善が可能とな
る効果がある。
【図１】本発明の一実施例のＳＲＡＭセルを示す平面図
（図１（ａ））および断面図（図１（ｂ））である。
（図１（ａ））および断面図（図１（ｂ））である。
【図２】抵抗負荷型のＳＲＡＭセルの回路図である。
【図３】従来例のＳＲＡＭセルを示す平面図（図３
（ａ））および断面図（図３（ｂ））である。
（ａ））および断面図（図３（ｂ））である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート絶縁膜 ４ 第１の駆動トランジスタＭ１のゲート電極 ５ 第２の伝達トランジスタＭ４のゲート電極（ワー
ド電極） ６ 第１の層間絶縁膜 ７，７ａ 第２層ポリシリコン膜 ８ 第２の層間絶縁膜 ９ アルミニウム配線 Ｄ１，Ｄ２ ディジット線 Ｍ１ 第１の駆動トランジスタ
ド電極） ６ 第１の層間絶縁膜 ７，７ａ 第２層ポリシリコン膜 ８ 第２の層間絶縁膜 ９ アルミニウム配線 Ｄ１，Ｄ２ ディジット線 Ｍ１ 第１の駆動トランジスタ
Claims (2)
- 【請求項１】 半導体基板の表面にゲート絶縁膜を介し
て所定方向に走行して設けられたゲート電極を有する第
１の駆動トランジスタおよび第２の駆動トランジスタ
と、前記第１の駆動トランジスタおよび第２の駆動トラ
ンジスタ上にそれぞれ層間絶縁膜を介して設けられたポ
リシリコン膜からなる第１の抵抗素子および第２の駆動
トランジスタ上にそれぞれ層間絶縁膜を介して設けられ
たポリシリコン膜からなる第１の抵抗素子および第２の
抵抗素子と、前記第１の駆動トランジスタおよび第２の
駆動トランジスタのゲート電極と直交する方向に走行し
て設けられたゲート電極を有する第１の伝達トランジス
タおよび第２の伝達トランジスタとからなるフリップフ
ロップ回路をメモリセルとして有し、前記第１の抵抗素
子のポリシリコン膜が前記第１の駆動トランジスタのゲ
ート電極上を越えて前記第２の伝達トランジスタのゲー
ト電極近傍へ延びていることを特徴とする半導体記憶装
置。 - 【請求項２】 駆動トランジスタのゲート電極は第１層
ポリシリコン膜からなり、抵抗素子は第２層ポリシリコ
ン膜からなる請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248683A JPH0590539A (ja) | 1991-09-27 | 1991-09-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3248683A JPH0590539A (ja) | 1991-09-27 | 1991-09-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590539A true JPH0590539A (ja) | 1993-04-09 |
Family
ID=17181782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3248683A Pending JPH0590539A (ja) | 1991-09-27 | 1991-09-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590539A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5883417A (en) * | 1996-06-27 | 1999-03-16 | Winbond Electronics Corporation | Poly-load resistor for SRAM cell |
| US6081041A (en) * | 1996-12-31 | 2000-06-27 | Lg Semicon Co., Ltd. | Static random access memory cell having vertically arranged drive transistors to improve the packing density and data stabilization in the cell |
| US6173892B1 (en) | 1997-05-02 | 2001-01-16 | Bridgestone Corporation | Rubber product control method using identification marking |
| US6235376B1 (en) | 1996-11-06 | 2001-05-22 | Bridgestone Corporation | Display label and method for forming display label |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198845A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置 |
| JPS62203363A (ja) * | 1986-03-04 | 1987-09-08 | Toshiba Corp | 半導体装置の製造方法 |
-
1991
- 1991-09-27 JP JP3248683A patent/JPH0590539A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60198845A (ja) * | 1984-03-23 | 1985-10-08 | Nec Corp | 半導体装置 |
| JPS62203363A (ja) * | 1986-03-04 | 1987-09-08 | Toshiba Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| US6235376B1 (en) | 1996-11-06 | 2001-05-22 | Bridgestone Corporation | Display label and method for forming display label |
| US6081041A (en) * | 1996-12-31 | 2000-06-27 | Lg Semicon Co., Ltd. | Static random access memory cell having vertically arranged drive transistors to improve the packing density and data stabilization in the cell |
| US6173892B1 (en) | 1997-05-02 | 2001-01-16 | Bridgestone Corporation | Rubber product control method using identification marking |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |