JPH05243521A

JPH05243521A - 半導体メモリ装置

Info

Publication number: JPH05243521A
Application number: JP4044936A
Authority: JP
Inventors: Nariyoshi Andou; 也義安藤; Tomoshi Ando; 知史安藤; Hiroshi Horie; 博堀江; Toru Tanaka; 徹田中
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-02
Filing date: 1992-03-02
Publication date: 1993-09-21

Abstract

(57)【要約】（修正有）【目的】高集積度を達成するのに適した構造を有する
ＤＲＡＭ装置に関し、基板の占有面積を増大させること
なく、キャパシタ容量の増大が容易な構成を有する半導
体メモリ装置を提供する。【構成】シリコン基板１とその上の絶縁層２、更にそ
の上の単結晶シリコン層３とこの層内に形成されたトラ
ンジスタ構造４とそのドレイン領域Ｄに電気的に接続さ
れた第１のフィン型電極８と、これと絶縁膜１０を介し
て対向に配置されたスタック型キャパシタを構成する第
２のフィン型電極９が配置される。更にソースＳとドレ
イン領域に関し対照的な位置の絶縁層内に夫々第３と第
４のフイン型電極１１，１２が配置される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に高集積度を達成するのに適した構造を有するダ
イナミックランダムアクセス型半導体メモリ装置に関す
る。

【０００２】

【従来の技術】通常のダイナミックランダムアクセス型
半導体メモリ（ＤＲＡＭ）においては、１個のＭＯＳト
ランジスタと１個のキャパシタで１個のメモリセルを構
成する。高集積度のＤＲＡＭを形成しようとすると、い
かにメモリセルの寸法を小さくするのが重要となる。

【０００３】キャパシタの寸法を小さくし、かつ容量を
一定値に保つには、キャパシタ構造を多層構造にするこ
とが有効である。スタックドフィン型キャパシタは、半
導体表面上に絶縁膜を介在させて多層のポリシリコン層
を積層して対向電極対を形成する構成である。キャパシ
タの対向電極面積を大きくするのに適した構成である
が、キャパシタ部分は半導体表面上に隆起した形状とな
る。

【０００４】ＤＲＡＭのＭＯＳトランジスタのゲート電
極は多結晶シリコンのワードラインで構成される。ワー
ドラインが細くなり、接続されるＭＯＳトランジスタの
数が増大すると、ワードラインにおける電圧降下が大き
くなる。

【０００５】電圧降下を小さくするには、アルミニウム
や高融点金属等の低抵抗率金属で構成されたシャウンテ
ッド（裏打ち）ワードラインを多結晶Ｓｉワードライン
の上方に形成し、所定間隔で多結晶Ｓｉワードラインと
コンタクトさせることが有効である。

【０００６】図２に、従来の技術によるＤＲＡＭセルの
構成例を示す。図２（Ａ）は、平面配置を示す平面図、
図２（Ｂ）は断面構成を示す断面図である。図２（Ａ）
において、半導体表面の活性領域ＡＲがジグザグ状の形
状で配置され、そのビットコンタクト領域ＢＣで接する
ようにビットラインＢＬが水平方向に配置されている。
図中央部にはスタックドフィン型キャパシタのキャパシ
タフィン電極ＣＦが配置され、活性領域ＡＲとキャパシ
タコンタクト領域ＣＣで接している。

【０００７】活性領域ＡＲのビットコンタクトＢＣとキ
ャパシタコンタクト領域ＣＣとの中間の位置において、
キャパシタフィン電極の下方で半導体表面上に下層ワー
ドラインＷＬが絶縁膜を介して配置され、ＭＯＳトラン
ジスタのゲートを構成している。さらに、キャパシタフ
ィン電極の上方にシャウンテッドワードラインＷＬが下
層ワードラインと重畳して配置されている。なお、図中
右側にも他のワードラインＷＬが配置されているが、こ
のワードラインＷＬは隣接するＭＯＳトランジスタのゲ
ートに接続されている。

【０００８】図２（Ｂ）は、図２（Ａ）のキャパシタコ
ンタクト領域ＣＣを通る水平方向の断面構造を示す。ｐ
型シリコン基板１５１の表面に、ＬＯＣＯＳ（局所酸
化）領域１５２が選択的に形成され、活性領域を確定し
ている。ｐ型シリコン基板１５１の活性領域内にはｎ⁺
型ドレイン領域１５３が形成され、スタックドフィン型
キャパシタの一方の電極１６０に接続されている。

【０００９】一方の電極１６０は、多結晶シリコンで形
成され、２枚のフィン型１６０ａ電極を有している。電
極１６０の周囲の半導体活性領域表面には、ゲート絶縁
膜１５４が形成され、ゲート絶縁膜１５４およびＬＯＣ
ＯＳ領域１５２の上にワードラインＷＬを構成する多結
晶シリコン電極１５５が配置され、トランジスタのゲー
ト電極を構成している。

【００１０】多結晶シリコン電極１５５の上には、２層
の絶縁層１５６、１５７が配置される。これら２層の絶
縁膜は、たとえばＳｉＯ₂で形成され、その中間にビッ
トラインＢＬを挟む構成である。キャパシタの一方の電
極１６０の表面は、酸化シリコン膜、窒化シリコン膜等
の絶縁膜（図示せず）で覆われ、その表面を多結晶シリ
コンのセルプレート１６２が覆っている。

【００１１】すなわち、電極１６０とセルプレート１６
２が対向し、スタックドフィン型キャパシタを構成して
いる。セルプレート１６２の表面は、ＳｉＯ₂等の層間
絶縁膜１６４で覆われ、その上をＢＰＳＧ等の絶縁層１
６５が覆っている。ＢＰＳＧ層１６５の表面は平坦化さ
れ、その上に金属で形成されたシャウンテッドワードラ
イン１６６が配置されている。

【００１２】

【発明が解決しようとする課題】ＤＲＡＭの集積度を向
上させるため、キャパシタの占有面積を小さくしようと
すると、キャパシタ容量を一定値に保つのが困難とな
る。

【００１３】また、キャパシタの容量を増大させようと
してスタックドフィン型キャパシタのフィンの層数を増
大させると、半導体基板表面上の凹凸が激しくなり、配
線の形成が困難となる。

【００１４】本発明の目的は、基板の占有面積を増大さ
せることなく、キャパシタ容量の増大が容易な構成を有
する半導体メモリ装置を提供することである。本発明の
他の目的は、基板の占有面積を増大させることなく、キ
ャパシタ容量を増大させても配線の形成が容易な構成を
有する半導体メモリ装置を提供することである。

【００１５】

【課題を解決するための手段】本発明の半導体メモリ装
置は、支持用シリコン基板と、支持用シリコン基板上に
形成された絶縁層と、絶縁層上に配置された単結晶シリ
コン層と、単結晶シリコン層内に形成され、ソース領
域、チャネル領域、ドレイン領域を有するトランジスタ
構造と、ドレイン領域に電気的に接続され、絶縁層内に
形成された複数層の第１のフィン型電極と、絶縁層内に
配置され、第１のフィン型電極と絶縁膜を介して対向し
て配置され、第１のスタックドフィン型キャパシタを構
成する第２のフィン型電極と、第１のフィン型電極と逆
の側で単結晶シリコン層のドレイン領域に電気的に接続
された複数層の第３のフィン型電極と、第３のフィン型
電極と絶縁膜を介して対向して配置され、第２のスタッ
クドフィン型キャパシタを構成する第４のフィン型電極
とを有する。

【００１６】また、本発明の他の半導体メモリは、支持
用シリコン基板と、支持用シリコン基板上に形成された
絶縁層と、絶縁層上に配置された単結晶シリコン層と、
単結晶シリコン層内に形成され、ソース領域、チャネル
領域、ドレイン領域を有するトランジスタ構造と、ドレ
イン領域に電気的に接続され、絶縁層内に形成された複
数層の第１のフィン型電極と、絶縁層内に配置され、第
１のフィン型電極と絶縁膜を介して対向して配置され、
第１のスタックドフィン型キャパシタを構成する第２の
フィン型電極とを有する。

【００１７】

【作用】支持用シリコン基板と、絶縁層と、絶縁層上に
配置された単結晶シリコン層とがいわゆるＳＯＩ（絶縁
体上の半導体）構造を構成し、単結晶シリコン層の上下
にスタックドフィン型キャパシタが形成されている。こ
のため、キャパシタ部の段差を過度に大きくすることな
く、キャパシタの容量を増大させることが可能となる。

【００１８】また、単結晶シリコン層と支持用シリコン
基板との間の絶縁層内にキャパシタを形成し、単結晶シ
リコン層上のキャパシタを省略した場合には、配線等の
容易な平坦な表面を得ることができる。

【００１９】また、単結晶シリコン層の両面上に必要な
構造を形成することができるため、シャウンテッドワー
ドライン等の冗長化させた配線を形成することも容易と
なる。また、単結晶シリコン層上下にゲート電極を形成
すると、ダブルゲート構造を実現することも可能であ
る。

【００２０】

【実施例】図１に本発明の基本実施例によるスタックド
フィン型キャパシタを有するＤＲＡＭメモリセルの構造
を示す。

【００２１】支持用シリコン基板１の上に、絶縁層２を
介して単結晶シリコン層３が配置されている。単結晶シ
リコン層３はその内部にトランジスタ構造４を形成して
おり、チャネル領域７を挟んでソース領域Ｓ、ドレイン
領域Ｄが形成されている。ソース領域Ｓの少なくとも一
方の面に接してビットライン５ａが形成されている。

【００２２】また、チャネル領域７の両側の面上にゲー
ト絶縁膜を介してゲート電極を兼ねるワードライン６ａ
と６ｂが配置されている。ドレイン領域Ｄの両側の面上
には、それぞれスタックドフィン型キャパシタを構成す
る第１のフィン型電極８および第３のフィン型電極１１
が接続されている。

【００２３】これら第１のフィン型電極８と第３のフィ
ン型電極１１と対向するように、絶縁膜１０ａ、１０ｂ
を介して第２のフィン型電極９および第４のフィン型電
極１２が形成されている。ワードライン６ａ、６ｂの少
なくとも一方および、第１〜第４のフィン型電極８、
９、１１、１２は好ましくは導電性を持たせた多結晶シ
リコンで形成される。

【００２４】図１に示すような構成は、単結晶シリコン
層３の上に一旦下側の構造を形成し、その後支持用シリ
コン基板１と貼り合わせ、単結晶シリコン層３を所定厚
さまで薄くした後、上側構造を形成することによって作
製することができる。

【００２５】図３に、本発明のより具体的な実施例によ
るＤＲＡＭメモリセルを示す。このメモリセルの平面構
造は、図２（Ａ）に示すものと同等のものとすることが
できる。図３の断面図は、図２（Ａ）のビットコンタク
ト領域ＢＣとキャパシタコンタクト領域ＣＣとを通る線
に沿うものである。

【００２６】ＭＯＳトランジスタ構造を有する単結晶シ
リコン基板２０は、ＬＯＣＯＳ領域２２によって活性領
域を確定し、活性領域内にｐ型チャネル領域２１と、チ
ャネル領域を挟むソース領域、ドレイン領域を構成する
ｎ⁺型領域２３を含む。ソース領域を構成するｎ⁺型領
域２３の下面上には、ソース電極を含む多結晶シリコ
ン、ポリサイド等のビット線２５が形成されている。

【００２７】また、チャネル領域２１の上面上および下
面上にはゲート絶縁膜を介して背面ワードライン２６お
よび前面ワードライン２７が形成されている。背面ワー
ドライン２６は、たとえば多結晶シリコンで形成され、
前面ワードライン２７は、たとえばタングステンシリサ
イドＷＳｉ等の金属で形成される。

【００２８】このように、チャネル領域の両側にワード
線を形成することにより、ワード線の抵抗を低減するシ
ャウンテッドワードライン構造を形成することができ
る。背面ワードライン２６も金属で形成すれば、ダブル
ゲート構造となる。

【００２９】背面ワードライン２６の上には、ＳｉＯ₂
等の背面第１絶縁膜３４が形成され、その上にビットラ
イン２５が延在している。ビットライン２５を覆うよう
に、ＳｉＯ₂等の背面第２絶縁膜３５が形成されてい
る。これらの積層絶縁膜３４、３５には、キャパシタコ
ンタクト領域に開孔が形成され、不純物をドープした多
結晶シリコンで形成された背面キャパシタ電極３１が接
続されている。

【００３０】背面キャパシタ電極３１は、２層のフィン
３１ａを有する。背面キャパシタ電極３１の表面は、シ
リコン酸化膜、シリコン窒化膜等の絶縁膜（図示せず）
で覆われ、フィン間の空間を含め、その表面上を不純物
をドープした多結晶シリコンで形成された背面セルプレ
ート電極３２によって覆われている。背面セルプレート
電極３２は、３層のフィン３２ａを有し、フィン間に背
面キャパシタ電極のフィン３１ａを挟んでいる。

【００３１】背面セルプレート電極３２の表面上には、
ＣＶＤＳｉＯ₂等で形成された背面層間膜４１が形成さ
れている。背面層間膜４１の上には、ボロンと燐を添加
したシリケートガラス層である比較的厚いＢＰＳＧ層４
２が形成され、その表面が平坦化されている。

【００３２】平坦化されたＢＰＳＧ層４２の表面上に、
支持基板が貼り合わされている。支持基板は、表面にＣ
ＶＤＳｉＯ₂または熱酸化ＳｉＯ₂で形成された支持基
板酸化膜４３を有するＳｉの支持基板４４であり、支持
基板酸化膜４３がＢＰＳＧ層４２と貼り合わされてい
る。

【００３３】単結晶シリコン層２０の上には、前面ワー
ドライン２７を覆ってＳｉＯ₂等で形成された前面絶縁
膜３６が形成されている。この構成では、前面上にはビ
ットラインが形成されていないため、前面絶縁膜は１層
で形成されているが、前面にもビットラインを形成する
場合は、前面絶縁膜も積層構造とする。

【００３４】単結晶シリコン層２０のキャパシタコンタ
クト領域上には、前面絶縁膜３６に開孔が形成され、開
孔内に不純物をドープした多結晶シリコンの前面キャパ
シタ電極３８が形成され、単結晶シリコン層２０のｎ⁺
型領域２３と電気的に接触している。

【００３５】前面キャパシタ電極３８は、３層のフィン
３８ａを有する。前面キャパシタ電極３８のフィン間の
空間を含め、その表面は酸化シリコンないし窒化シリコ
ン等の絶縁膜（図示せず）が形成され、さらにその表面
が不純物をドープした多結晶シリコンの前面セルプレー
ト電極３９によって覆われている。

【００３６】前面セルプレート電極３９の表面上には、
ＣＶＤＳｉＯ₂で形成された前面層間膜４７が形成さ
れ、さらにその表面上に厚いＢＰＳＧ層４８が形成され
ている。

【００３７】図３の構成においては、単結晶シリコン層
２０の上下にスタックドフィン型キャパシタが形成され
ているため、比較的狭い基板占有面積で比較的高いキャ
パシタ容量を有するメモリセルを形成することができ
る。

【００３８】また、チャネル領域の上下にワードライン
を形成することにより、ワードラインの抵抗を低減した
シャウンテッドワードラインまたは短チャネル効果の防
止等に有効な制御性のよいダブルゲート構造を実現する
ことができる。

【００３９】図３に示すようなＤＲＡＭメモリセルを作
成するための製造方法を、図４〜図８を参照して以下に
説明する。図４（Ａ）に示すように、ｐ型シリコン基板
２０の活性領域上に、酸化膜、窒化膜の積層構造（図示
せず）を形成し、選択熱酸化法により露出したシリコン
表面を酸化し、ＬＯＣＯＳ領域２２を形成する。ＬＯＣ
ＯＳ工程の後、酸化マスクに用いた窒化膜、酸化膜は除
去する。

【００４０】次に露出したｐ型シリコン基板２０の表面
に、熱酸化によって背面ゲート酸化膜２４を形成し、そ
の表面上に不純物をドープした多結晶シリコン層を形成
し、パターニングすることによって背面ワードライン２
６を形成する。

【００４１】図４（Ｃ）に示すように、パターニングし
た背面ワードライン２６を覆って半導体基板表面にＳｉ
Ｏ₂等で形成された背面第１絶縁膜３４および背面第２
絶縁膜３５をＣＶＤによって形成する。なお、背面第１
絶縁膜３４と背面第２絶縁膜３５との間にビットライン
を形成する。

【００４２】次に図４（Ｄ）に示すように、背面絶縁膜
上に、シリコン窒化膜５１、多結晶シリコン層５２、Ｓ
ｉＯ₂層５３をそれぞれＣＶＤによって形成する。その
後、ＳｉＯ₂層５３表面上にエッチングマスクを形成
し、選択エッチングによってｐ型シリコン基板２０表面
に到達する開孔５５を形成する。その後エッチングマス
クは除去する。

【００４３】次に、図５（Ａ）に示すように、多結晶シ
リコン層５６をＣＶＤによって形成し、既に形成した多
結晶シリコン層５２と接続させる。なお、これらの多結
晶シリコン層には不純物をドープし、導電性を持たせ
る。多結晶シリコン層５２と５６が、背面キャパシタ電
極３１を構成する。

【００４４】その後表面上にエッチングマスクを形成
し、背面第２絶縁膜３５に達するエッチングを行なって
背面キャパシタ電極３１のパターニングを行なう。な
お、窒化シリコン膜５１が、上下の層と異なる材料で形
成されているため、この層をエッチングストッパとして
利用し、一旦上部の層をエッチング後、この層をエッチ
ングすることができる。

【００４５】さらに、背面第２絶縁膜３５より上の窒化
シリコン膜５１およびＳｉＯ₂５３をエッチングして除
去する。この工程により、背面キャパシタ電極３１の表
面が露出する。その後、背面キャパシタ電極３１の表面
を熱酸化し、キャパシタ絶縁膜を形成する。

【００４６】なお、キャパシタ絶縁膜は酸化膜のみでな
く、窒化膜と酸化膜の組み合わせで形成してもよい。ま
た、窒化シリコン膜５１、ＳｉＯ₂層５３を他の材料で
形成することも可能である。

【００４７】次に、図５（Ｂ）に示すように、減圧ＣＶ
Ｄにより多結晶シリコンを堆積し、フィン間等の間隙を
埋めると共に表面を覆う。この多結晶シリコンにも不純
物をドープして導電性を持たせる。このようにして、背
面セルプレート電極３２を形成する。

【００４８】さらに、図５（Ｃ）に示すように、背面セ
ルプレート電極３２の表面上にＣＶＤＳｉＯ₂の層間膜
４１を形成し、さらにその上に比較的厚い背面ＢＰＳＧ
層４２を堆積する。なお、以上の工程は従来のＤＲＡＭ
の製造工程と同様である。

【００４９】さらに、背面ＢＰＳＧ層４２の表面を研磨
し、平坦な表面を形成する。次に、図６（Ａ）に示すよ
うに、支持基板として用いる他のＳｉ基板４４を準備
し、その表面にＣＶＤＳｉＯ₂層、または熱酸化層４３
を形成する。支持基板４４の支持基板酸化膜４３を表面
を平坦化した背面ＢＰＳＧ層４２上に重ね、約９００〜
９５０℃の温度で貼り合わせを行なう。このような加熱
によってＢＰＳＧ層４２は流動性を得、ＢＰＳＧ層４２
は強固に支持基板酸化膜４３と貼り合わされる。

【００５０】次に、図６（Ｂ）に示すように、ｐ型シリ
コン基板２０をその底面側から研磨する。図６（Ｂ）に
おいては、基板が反転して示してある。シリコン基板２
０がエピタキシャルシリコン基板の場合は、不純物濃度
差を利用したエッチングにより、まずエピタキシャル層
以外の部分を研磨し、その後エピタキシャル層をＬＯＣ
ＯＳ領域２２が露出するまで研磨し、必要ならさらに研
磨すればよい。なお、他の研磨方法を用いるとも可能で
ある。

【００５１】図６（Ｂ）は、このようにしてｐ型シリコ
ン基板２０を所定厚さまで研磨した状態を図６（Ａ）と
上下を反転した状態で示す。次に、図７（Ａ）に示すよ
うに、露出したｐ型シリコン基板２０の表面を清浄化
し、ゲート酸化膜５４を形成した後、タングステンシリ
サイド等の金属膜を堆積し、パターニングして前面ワー
ドライン２７を形成する。この状態で、前面ワードライ
ン２７をマスクとしてｎ型不純物をイオン注入し、ｐ型
シリコン基板２０内にｎ⁺型領域２３を形成する。この
ｎ⁺型領域がトランジスタのソース／ドレイン領域を構
成する。

【００５２】その後、図７（Ｂ）に示すように、前面ワ
ードライン２７を覆って前面第１絶縁膜３６をＣＶＤＳ
ｉＯ₂で形成し、キャパシタコンタクト領域に開孔５５
を形成する。

【００５３】その後、図８（Ａ）に示すように、背面キ
ャパシタ電極の作成と同様の工程により、多結晶シリコ
ンの前面キャパシタ電極３８を形成する。図には３層の
フィンを有するキャパシタ電極を形成した場合を示す。

【００５４】図８（Ｂ）に示すように、前面キャパシタ
電極３８の表面に絶縁膜（図示せず）を形成した後、前
面セルプレート電極３９を減圧ＣＶＤによる多結晶シリ
コンで形成し、その表面上にＣＶＤＳｉＯ₂で形成した
前面層間膜４７を堆積し、さらにその表面上に比較的厚
い前面ＢＰＳＧ層４８を形成する。

【００５５】このようにして、ＭＯＳトランジスタの両
面にスタックドフィン型キャパシタを有するＤＲＡＭセ
ルが形成される。キャパシタ面積が著しく増大すること
により、キャパシタ容量を著しく増大することができ
る。

【００５６】なお、前面上にもビットラインを形成する
場合は、図８（Ａ）の工程において前面第１絶縁層を形
成した後、ビットラインを形成し、前面第２絶縁膜を形
成してビットラインを覆う。また、このようにしてワー
ドラインやビットラインを二重に形成する場合は、少な
くともその一方は導電性の高い金属で形成することが好
ましい。

【００５７】このように、支持基板上に絶縁層を挟んで
単結晶シリコン層を配置する構成をとり、絶縁層中にス
タックドフィン構造を形成することにより、単位基板面
積当たりのキャパシタ容量の高いＤＲＡＭを作成するこ
とが可能となる。

【００５８】また、図６（Ｂ）または図７（Ｂ）の状態
のまま、前面上にはスタックドフィン構造を形成しない
ＤＲＡＭを形成することも可能である。この場合、平坦
な表面が得られ、表面上の多層配線が容易になる。

【００５９】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。

【００６０】

【発明の効果】以上説明したように、本発明によれば、
ＤＲＡＭのキャパシタ容量の大幅な増加が可能となる。

【００６１】このため、ＤＲＡＭの集積度を上げること
ができる。チャネル領域の両側にゲート電極を形成すれ
ば、シャウンテッドワードラインまたはダブルゲート構
造が実現できる。ワードラインの実効抵抗を低減するこ
とにより、ＤＲＡＭの高速動作が推進される。

【００６２】さらに、ビットラインも単結晶シリコン層
の両側に形成し、ビットラインの抵抗を低減することも
可能である。

【図面の簡単な説明】

【図１】本発明の基本実施例によるＤＲＡＭセルの構造
を示す断面図である。

【図２】従来の技術によるＤＲＡＭセルの構成例を示
す。図２（Ａ）は平面配置を示す平面図、図２（Ｂ）は
断面構成を示す断面図である。

【図３】本発明の実施例によるＤＲＡＭセルの構造を示
す断面図である。

【図４】図３に示すようなＤＲＡＭを作成するための製
造方法を説明するための断面図である。

【図５】図３に示すようなＤＲＡＭを作成するための製
造方法を説明するための断面図である。

【図６】図３に示すようなＤＲＡＭを作成するための製
造方法を説明するための断面図である。

【図７】図３に示すようなＤＲＡＭを作成するための製
造方法を説明するための断面図である。

【図８】図３に示すようなＤＲＡＭを作成するための製
造方法を説明するための断面図である。

【符号の説明】

１支持用シリコン基板２絶縁層３単結晶シリコン層４トランジスタ構造５ビットライン６ワードライン７チャネル領域８第１のフィン型電極９第２のフィン型電極１０絶縁膜１１第３のフィン型電極１２第４のフィン型電極Ｓソース領域Ｄドレイン領域２０単結晶シリコン層２１ｐ型領域２２ＬＯＣＯＳ領域２３ｎ⁺型領域２５ビットライン２６背面ワードライン２７前面ワードライン３１背面キャパシタ電極３２背面セルプレート電極３４背面第１絶縁膜３５背面第２絶縁膜３６前面絶縁膜３８前面キャパシタ電極３９前面セルプレート電極４１背面層間膜４２ＢＰＳＧ層４３支持基板酸化膜４４支持基板４７前面層間膜４８ＢＰＳＧ層

───────────────────────────────────────────────────── フロントページの続き (72)発明者田中徹神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】支持用シリコン基板（１）と、支持用シリコン基板上に形成された絶縁層（２）と、絶縁層上に配置された単結晶シリコン層（３）と、単結晶シリコン層内に形成され、ソース領域（５）、チ
ャネル領域（７）、ドレイン領域（Ｄ）を有するトラン
ジスタ構造（４）と、ドレイン領域に電気的に接続され、絶縁層（２）内に形
成された複数層の第１のフィン型電極（８）と、絶縁層内に配置され、第１のフィン型電極と絶縁膜（１
０ａ）を介して対向して配置され、第１のスタックドフ
ィン型キャパシタを構成する第２のフィン型電極（９）
と、第１のフィン型電極と逆の側で単結晶シリコン層（３）
のドレイン領域に電気的に接続された複数層の第３のフ
ィン型電極（１１）と、第３のフィン型電極と絶縁膜（１０ｂ）を介して対向し
て配置され、第２のスタックドフィン型キャパシタを構
成する第４のフィン型電極（１２）とを有する半導体メ
モリ装置
【請求項２】支持用シリコン基板（１）と、支持用シリコン基板上に形成された絶縁層（２）と、絶縁層上に配置された単結晶シリコン層（３）と、単結晶シリコン層内に形成され、ソース領域（５）、チ
ャネル領域（７）、ドレイン領域（Ｄ）を有するトラン
ジスタ構造（４）と、ドレイン領域に電気的に接続され、絶縁層（２）内に形
成された複数層の第１のフィン型電極（８）と、絶縁層内に配置され、第１のフィン型電極と絶縁膜（１
０ａ）を介して対向して配置され、第１のスタックドフ
ィン型キャパシタを構成する第２のフィン型電極（９）
と、を有する半導体メモリ装置。
【請求項３】さらに、前記絶縁層（２）内で、前記チ
ャネル領域上にゲート絶縁膜を介して配置された第１の
ワードライン（６ａ）と、前記単結晶シリコン層の前記
絶縁層（２）と逆の側で前記チャネル領域上にゲート絶
縁膜を介して配置された第２のワードライン（６ｂ）と
を有する請求項１ないし２記載の半導体メモリ装置。
【請求項４】前記第１のワードラインと前記第２のワ
ードラインとの少なくとも一方は、金属で形成された請
求項３記載の半導体メモリ装置。
【請求項５】さらに、前記絶縁層（２）内に配置さ
れ、前記ソース領域に接続された第１のビットライン
（５ａ）と、前記単結晶シリコン層の前記絶縁層（２）逆側の表面上
に配置され、前記ソース領域に接続された第２のビット
ライン（５ｂ）とを有する請求項１〜４のいずれかに記
載の半導体メモリ装置。