JPS6321351B2 - - Google Patents
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- JPS6321351B2 JPS6321351B2 JP58025682A JP2568283A JPS6321351B2 JP S6321351 B2 JPS6321351 B2 JP S6321351B2 JP 58025682 A JP58025682 A JP 58025682A JP 2568283 A JP2568283 A JP 2568283A JP S6321351 B2 JPS6321351 B2 JP S6321351B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- gate electrode
- active region
- film
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は容量素子を含む集積回路に係り、特
に大容量のICメモリとして好適なMOS集積回路
に関する。
に大容量のICメモリとして好適なMOS集積回路
に関する。
MOS集積回路は高密度大規模化に好適であり、
大容量ICメモリを実現することができる。とく
に１トランジスタ型のICメモリはトランジスタ
と容量素子とを各一個用いて記憶作用をもたらす
ため素子占有面積が小さく、高密度記憶集積回路
として注目されている。従来は容量素子とトラン
ジスタとが活性領域内で個別に形成され、トラン
ジスタのゲート電極および２個の逆導電型領域と
容量素子の電極との四要素が平面的に展開されて
活性領域上に設けられるが、より高密度化のため
にこれらの要素の縮小が望ましいことである。ま
た、トランジスタのゲート電極を縮小することに
より該ゲート電極と配線電極の結合を縮小面積に
て確実に行うことが必要技術となつている。
大容量ICメモリを実現することができる。とく
に１トランジスタ型のICメモリはトランジスタ
と容量素子とを各一個用いて記憶作用をもたらす
ため素子占有面積が小さく、高密度記憶集積回路
として注目されている。従来は容量素子とトラン
ジスタとが活性領域内で個別に形成され、トラン
ジスタのゲート電極および２個の逆導電型領域と
容量素子の電極との四要素が平面的に展開されて
活性領域上に設けられるが、より高密度化のため
にこれらの要素の縮小が望ましいことである。ま
た、トランジスタのゲート電極を縮小することに
より該ゲート電極と配線電極の結合を縮小面積に
て確実に行うことが必要技術となつている。
この発明の目的は、より高密度のMOS集積回
路を提供することにある。
路を提供することにある。
この発明の集積回路の特徴は、一導電型半導体
基板上にゲート絶縁膜を介してゲート電極が設け
られ、基板内に逆導電型領域がこのゲート電極と
各々の端部が整合するように設けられ、ゲート電
極上には絶縁膜を介して容量素子の電極が設けら
れ、この容量素子の電極がさらに絶縁膜で覆われ
てその上にアルミニウム等の配線層が設けられて
いる集積回路にある。
基板上にゲート絶縁膜を介してゲート電極が設け
られ、基板内に逆導電型領域がこのゲート電極と
各々の端部が整合するように設けられ、ゲート電
極上には絶縁膜を介して容量素子の電極が設けら
れ、この容量素子の電極がさらに絶縁膜で覆われ
てその上にアルミニウム等の配線層が設けられて
いる集積回路にある。
このような半導体装置は、たとえば一導電型半
導体表面に対するシリコン窒化膜の選択酸化性を
用いて活性領域をシリコン窒化膜で保護して周辺
の前記半導体表面に厚い酸化膜を成長せしめた集
積回路において、前記活性領域に予め該領域を横
切るゲート電極を設けたのち前記シリコン窒化膜
を選択被覆して選択酸化を施し、該選択酸化に用
いたシリコン窒化膜の一端上に容量素子電極を形
成し、前記活性領域の他端に逆導電型領域を形成
する製造方法で製造できる。
導体表面に対するシリコン窒化膜の選択酸化性を
用いて活性領域をシリコン窒化膜で保護して周辺
の前記半導体表面に厚い酸化膜を成長せしめた集
積回路において、前記活性領域に予め該領域を横
切るゲート電極を設けたのち前記シリコン窒化膜
を選択被覆して選択酸化を施し、該選択酸化に用
いたシリコン窒化膜の一端上に容量素子電極を形
成し、前記活性領域の他端に逆導電型領域を形成
する製造方法で製造できる。
この発明によれば、平面形状が十分に小さい集
積回路を、特別な微細加工技術を用いることなく
実現できる。
積回路を、特別な微細加工技術を用いることなく
実現できる。
次にこの発明の特徴をより良く理解するため
に、この発明の実施例につき図を用いて説明す
る。
に、この発明の実施例につき図を用いて説明す
る。
第１図〜第４図はこの発明の一実施例の主たる
製造工程における断面図である。
製造工程における断面図である。
この実施例のMOS集積回路は、比抵抗1Ωcmの
Ｐ型シリコン単結晶基体１の一表面に厚さ300Å
のシリコン酸化物のゲート絶縁膜２を、熱酸化成
長し、更にこの上面に燐添加の多結晶シリコンの
ゲート電極３，４を選択的に形成する（第１図）。
Ｐ型シリコン単結晶基体１の一表面に厚さ300Å
のシリコン酸化物のゲート絶縁膜２を、熱酸化成
長し、更にこの上面に燐添加の多結晶シリコンの
ゲート電極３，４を選択的に形成する（第１図）。
ゲート電極３，４は100Å程度のシリコン酸化
膜５，６を介して、活性領域を形成するシリコン
窒化膜７，８で被覆され、基体を熱酸化処理して
活性領域周囲に1.0μm程度の厚いシリコン酸化膜
９を形成する。なお、このシリコン窒化膜７，８
を選択酸化用マスクとした厚いシリコン酸化膜９
の形成に先だつて、シリコン窒化膜７，８をマス
クとして予め不活性領域表面に寄生効果防止用の
不純物導入が行なわれ、高濃度Ｐ型領域１０が形
成される。（第２図）。
膜５，６を介して、活性領域を形成するシリコン
窒化膜７，８で被覆され、基体を熱酸化処理して
活性領域周囲に1.0μm程度の厚いシリコン酸化膜
９を形成する。なお、このシリコン窒化膜７，８
を選択酸化用マスクとした厚いシリコン酸化膜９
の形成に先だつて、シリコン窒化膜７，８をマス
クとして予め不活性領域表面に寄生効果防止用の
不純物導入が行なわれ、高濃度Ｐ型領域１０が形
成される。（第２図）。
次に、活性領域を区画形成したシリコン窒化膜
７，８の上面に燐添加の多結晶シリコンの容量素
子電極１１を形成し、該電極上に厚さ5000Å程度
のシリコン酸化膜１２を熱酸化形成する。このシ
リコン酸化膜１２は、シリコン窒化膜７，８の蝕
刻マスクとしても用いられる。すなわち、それぞ
れの活性領域の一端側で容量素子電極１１および
シリコン窒化膜７，８を保護し、他端側のゲート
電極３，４の一部表面および基体表面からシリコ
ン窒化膜を除去することを可能にする（第３図）。
７，８の上面に燐添加の多結晶シリコンの容量素
子電極１１を形成し、該電極上に厚さ5000Å程度
のシリコン酸化膜１２を熱酸化形成する。このシ
リコン酸化膜１２は、シリコン窒化膜７，８の蝕
刻マスクとしても用いられる。すなわち、それぞ
れの活性領域の一端側で容量素子電極１１および
シリコン窒化膜７，８を保護し、他端側のゲート
電極３，４の一部表面および基体表面からシリコ
ン窒化膜を除去することを可能にする（第３図）。
シリコン窒化膜が除去された基体表面には、多
結晶シリコンゲート電極３，４をマスクとして燐
が接合深さ1μm、表面濃度1019cm-3程度にイオン
注入され、活性領域他端にそれぞれＮ型領域１
３，１４が形成され、ゲート電極３，４の露呈面
にアルミニウムの配線電極１５が導電結合して第
４図の如く完成される。この完成されたMOS集
積回路はそれぞれの活性領域にゲート電極と容量
素子電極とＮ型領域とから成る最少素子占有面積
のメモリセルを形成する。
結晶シリコンゲート電極３，４をマスクとして燐
が接合深さ1μm、表面濃度1019cm-3程度にイオン
注入され、活性領域他端にそれぞれＮ型領域１
３，１４が形成され、ゲート電極３，４の露呈面
にアルミニウムの配線電極１５が導電結合して第
４図の如く完成される。この完成されたMOS集
積回路はそれぞれの活性領域にゲート電極と容量
素子電極とＮ型領域とから成る最少素子占有面積
のメモリセルを形成する。
第５図は第４図の完成されたMOS集積回路の
４ビツトマトリクス部分を示す一部上面図であ
る。この図に示すようにメモリセルのＮ型領域１
３と容量素子を導電チヤンネルで結合するゲート
電極３と容量素子電極１１とは重なり合うため、
従来の１トランジスタ型メモリセルに比して面積
の縮小化が行なわれる。又、ゲート電極３，４と
配線電極１５との導電結合はシリコン窒化膜の蝕
刻面で得られ、シリコン窒化膜がシリコン酸化膜
と蝕刻選択性を有するため0.5〜2μm程度の微小
露呈面において確実性の高い導電結合が得られ
る。
４ビツトマトリクス部分を示す一部上面図であ
る。この図に示すようにメモリセルのＮ型領域１
３と容量素子を導電チヤンネルで結合するゲート
電極３と容量素子電極１１とは重なり合うため、
従来の１トランジスタ型メモリセルに比して面積
の縮小化が行なわれる。又、ゲート電極３，４と
配線電極１５との導電結合はシリコン窒化膜の蝕
刻面で得られ、シリコン窒化膜がシリコン酸化膜
と蝕刻選択性を有するため0.5〜2μm程度の微小
露呈面において確実性の高い導電結合が得られ
る。
以上、この発明の一実施例を説明したが、この
発明は上述のようにメモリ用の集積回路に限ら
ず、ロジツク用MOS集積回路にも適用できる。
また、用いた導電型、電極材料、絶縁物等は必要
に応じて変更され得る。
発明は上述のようにメモリ用の集積回路に限ら
ず、ロジツク用MOS集積回路にも適用できる。
また、用いた導電型、電極材料、絶縁物等は必要
に応じて変更され得る。
第１図乃至第４図は各々この発明の一実施例の
主たる製造工程における工程順の断面図、第５図
はこの発明の一実施例の上面図である。 なお図において、１…Ｐ型シリコン単結晶基
板、２…ゲート絶縁膜、３，４…ゲート電極、
５，６…シリコン酸化膜、７，８…シリコン窒化
膜、９…シリコン酸化膜、１０…高濃度Ｐ型領
域、１１…容量素子電極、１２…シリコン酸化
膜、１３，１４…Ｎ型領域、１５…配線電極、で
ある。
主たる製造工程における工程順の断面図、第５図
はこの発明の一実施例の上面図である。 なお図において、１…Ｐ型シリコン単結晶基
板、２…ゲート絶縁膜、３，４…ゲート電極、
５，６…シリコン酸化膜、７，８…シリコン窒化
膜、９…シリコン酸化膜、１０…高濃度Ｐ型領
域、１１…容量素子電極、１２…シリコン酸化
膜、１３，１４…Ｎ型領域、１５…配線電極、で
ある。
Claims (1)
- １ 電界効果トランジスタと容量素子の直列構成
をメモリセルとするICメモリの製造方法におい
て、一導電型半導体基板表面にゲート絶縁膜を形
成する工程と、活性領域上のゲート絶縁膜上に多
結晶シリコンによつて前記トランジスタのゲート
電極を選択的に形成する工程と、該ゲート電極表
面に酸化膜を形成する工程と、前記活性領域表面
上のみに窒化膜を選択的に形成する工程と、前記
窒化膜をマスクとして前記活性領域以外の半導体
基板表面に厚いシリコン酸化膜を形成する工程
と、前記ゲート電極の一端において前記窒化膜を
部分的に除去する工程と、前記ゲート電極の前記
一端とは反対に位置する他端側の窒化膜上に容量
素子の上部電極を形成する工程と、前記ゲート電
極の前記一端に端部が位置する逆導電型領域を形
成する工程とを含むことを特徴とするICメモリ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025682A JPS58169960A (ja) | 1983-02-18 | 1983-02-18 | 容量素子を含む集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58025682A JPS58169960A (ja) | 1983-02-18 | 1983-02-18 | 容量素子を含む集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51016703A Division JPS5838939B2 (ja) | 1976-02-18 | 1976-02-18 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58169960A JPS58169960A (ja) | 1983-10-06 |
| JPS6321351B2 true JPS6321351B2 (ja) | 1988-05-06 |
Family
ID=12172553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58025682A Granted JPS58169960A (ja) | 1983-02-18 | 1983-02-18 | 容量素子を含む集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58169960A (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10620704B2 (en) | 2018-01-19 | 2020-04-14 | Cirrus Logic, Inc. | Haptic output systems |
| US10667051B2 (en) | 2018-03-26 | 2020-05-26 | Cirrus Logic, Inc. | Methods and apparatus for limiting the excursion of a transducer |
| US10732714B2 (en) | 2017-05-08 | 2020-08-04 | Cirrus Logic, Inc. | Integrated haptic system |
| US10795443B2 (en) | 2018-03-23 | 2020-10-06 | Cirrus Logic, Inc. | Methods and apparatus for driving a transducer |
| US10820100B2 (en) | 2018-03-26 | 2020-10-27 | Cirrus Logic, Inc. | Methods and apparatus for limiting the excursion of a transducer |
| US10832537B2 (en) | 2018-04-04 | 2020-11-10 | Cirrus Logic, Inc. | Methods and apparatus for outputting a haptic signal to a haptic transducer |
| US10828672B2 (en) | 2019-03-29 | 2020-11-10 | Cirrus Logic, Inc. | Driver circuitry |
| US10848886B2 (en) | 2018-01-19 | 2020-11-24 | Cirrus Logic, Inc. | Always-on detection systems |
| US10860202B2 (en) | 2018-10-26 | 2020-12-08 | Cirrus Logic, Inc. | Force sensing system and method |
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| US11139767B2 (en) | 2018-03-22 | 2021-10-05 | Cirrus Logic, Inc. | Methods and apparatus for driving a transducer |
| US11150733B2 (en) | 2019-06-07 | 2021-10-19 | Cirrus Logic, Inc. | Methods and apparatuses for providing a haptic output signal to a haptic actuator |
| US11259121B2 (en) | 2017-07-21 | 2022-02-22 | Cirrus Logic, Inc. | Surface speaker |
| US11263877B2 (en) | 2019-03-29 | 2022-03-01 | Cirrus Logic, Inc. | Identifying mechanical impedance of an electromagnetic load using a two-tone stimulus |
| US11269415B2 (en) | 2018-08-14 | 2022-03-08 | Cirrus Logic, Inc. | Haptic output systems |
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| US11545951B2 (en) | 2019-12-06 | 2023-01-03 | Cirrus Logic, Inc. | Methods and systems for detecting and managing amplifier instability |
| US11552649B1 (en) | 2021-12-03 | 2023-01-10 | Cirrus Logic, Inc. | Analog-to-digital converter-embedded fixed-phase variable gain amplifier stages for dual monitoring paths |
| US11644370B2 (en) | 2019-03-29 | 2023-05-09 | Cirrus Logic, Inc. | Force sensing with an electromagnetic load |
-
1983
- 1983-02-18 JP JP58025682A patent/JPS58169960A/ja active Granted
Cited By (31)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS58169960A (ja) | 1983-10-06 |
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