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KR970060451A - 반도체집적회로장치 및 그 제조방법 - Google Patents

반도체집적회로장치 및 그 제조방법 Download PDF

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KR970060451A
KR970060451A KR1019970000964A KR19970000964A KR970060451A KR 970060451 A KR970060451 A KR 970060451A KR 1019970000964 A KR1019970000964 A KR 1019970000964A KR 19970000964 A KR19970000964 A KR 19970000964A KR 970060451 A KR970060451 A KR 970060451A
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South Korea
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semiconductor integrated
integrated circuit
circuit device
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겐이치 기쿠시마
후미오 오츠카
가즈시게 사토
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가나이 츠토무
히다치세사쿠쇼 가부시끼가이샤
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Abstract

반도체집적회로장치 및 그 제조방법에 관한 것으로, 메모리셀 사이즈가 중대해버리는 것을 해소하기 위해, 각각의 플립플롭회로를 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체집적회로장치에 있어서, 각각의 플립플롭회로는 한 쌍의 구동용 MISFET와 한 쌍의 부하용 MISFET를 갖고, 각각의 메모리셀 또한 한 쌍의 전송용 MISFET를 포함하고, 한 쌍의 구동용 MISFET와 한 쌍의 부하용 MISFET는 한 쌍의 인버터회로를 형성하고, 인버터회로는 제1 및 제2국소배선에 의해 교차결합되며, 구동용 MISFET와 부하용 MISFET 각각의 게이트 전극은 반도체기판상에 있는 제1도전재료층으로 형성도고, 제1국소배선은 기판으로부터 제1도전재료층보다 상층인 제2도전재료층으로 형성되고, 제2국소배선은 기판으로부터 제2도전재료층보다 상층인 제3도전재료층으로 형성되는 것으로 하였다. 이렇게 하는 것에 의해, 포토레지스트를 마스크로 해서 층간절연막에 접속 구멍을 형성할 때의 마스크 맞춤여유를 불필요하게 할 수 있으므로, 메모리셀의 점유면적을 축소할 수 있다는 효과가 얻어진다.

Description

반도체집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 제1실시예의 SRAM의 메모리셀을 도시한 상면도.

Claims (59)

  1. 각각의 플립플롭회로를 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체집적회로장치에 있어서, 각각의 상기 플립플롭회로는 한 쌍의 구동용 MISFET와 한 쌍의 부하용 MISFET를 갖고, 각각의 상기 메모리셀 또한 한 쌍의 전송용 MISFET를 포함하고, 상기 한 쌍의 구동용 MISFET와 한 쌍의 부하용 MISFET는 한 쌍의 인버터회로를 형성하고, 상기 인버터회로는 제1 및 제2국소배선에 의해 교차결합되며, 상기 구동용 MISFET와 상기 부하용 MISFET 각각의 게이트전극은 반도체기판상에 있는 제1도전재료층으로 형성되고, 상기 제1국소배선은 상기 기판으로부터 상기 제1도전재료층보다 상층인 제2도전재료층으로 형성되고, 상기 제2국소배선은 상기 기판으로부터 상기 제2도전재료층보다 상층인 제3도전재료층으로 형성되는 것을 특징으로 하는 반도체집적회로장치.
  2. 제1항에 있어서, 상기 제1국소배선과 제2국소배선은 그 사이에 공간을 형성하기 위해 상기 반도체기판에서 연장하는 방향으로 서로 간격을 두고 또 적어도 부분적으로 서로 겹치도록 배치되며, 상기 장치는 상기 제1 및 제2국소배선과 절연막으로 용량소자를 형성하기 위해 상기 제1 및 제2국소배선 사이의 공간에 절연막을 또 포함하는 것을 특징으로 하는 반도체집적회로장치.
  3. 제2항에 있어서, 제1 및 제2국소배선은 상기 제2국소배선과 상기 플립플롭회로를 구비하는 상기 MISFET가 접속된 접속구멍상의 개구영역 및 상기 접속구멍의 맞춤여유 영역을 제외한 영역에 있어서 서로 중첩하는 것을 특징으로 하는 반도체집적회로장치.
  4. 제2항에 있어서, 상기 국소배선의 한 쪽과 다른 쪽 사이에 개재하는 상기 절연막은 질화실리콘막 또는 5산화탄탈막인 것을 특징으로 하는 반도체집적회로장치.
  5. 제4항에 있어서, 상기 제2도전막 및 상기 제3도전막은 각각 금속재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  6. 제6항에 있어서, 상기 제2도전막 및 상기 제3도전막중 적어도 상기 제2도전막은 고융점 금속 또는 그의 화합물로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  7. 제5항에 있어서, 상기 제2도전막 및 상기 제3도전막중 적어도 상기 제3도전막은 알루미늄을 주성분으로 하는 금속재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  8. 제3항에 있어서, 상기 제2도전막 및 상기 제3도전막은 각각 금속재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  9. 제2항에 있어서, 상기 제2도전막 및 상기 제3도전막은 각각 금속재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  10. 제2항에 있어서, 상기 제1국소배선 및 상기 제2국소배선은 각각 상기 구동용 MISFET의 게이트전극과 드레인영역, 상기 부하용 MISFET의 게이트전극과 드레인영역 및 상기 전송용 MISFET의 게이트전극의 상부에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  11. 제1항에 있어서, 상기 구동용 MISFET, 상기 부하용 MISFET 및 상기 전송용 MISFET 각각의 소오스영역과 드레인영역의 표면에 고융점금속 실리사이드층이 형성되는 것을 특징으로 하는 반도체집적회로장치.
  12. 제1항에 있어서, 상기 구동용 MISFET, 상기 부하용 MISFET 및 상기 전송용 MISFET 각각의 게이트전극, 소오스영역 및 드레인영역의 표면에 고융점금속 실리사이드층이 형성되는 것을 특징으로 하는 반도체집적회로장치.
  13. 제1항에 있어서, 상기 구동용 MISFET 각각의 소오스영역에 접속된 기준전압선, 상기 부하용 MISFET 각각의 소오스영역에 접속된 전원전압선 및 상기 전송용 MISFET 각각의 드레인영역에 접속된 데이타선을 더 포함하여, 상기 기준전압선 및 상기 전원전압선은 상기 기판으로부터 상기 제3도전막 상부의 제4도전막으로 형성되고, 상기 데이타선은 상기 기판으로부터 상기 제4도전막 상부의 제5도전막으로 형성되는 것을 특징으로 하는 반도체집적회로장치.
  14. 제1항에 있어서, 상기 구동용 MISFET 및 상기 전송용 MISFET는 상기 반도체기판의 제1도전형 활성영역에 배치되며, 상기 부하용 MISFET는 상기 반도체기판의 제2도전형 활성영역에 배치되고, 제2도전형 활성영역으로부터 제1도전형 활성영역을 분리하도록, 상기 제1도전형 활성영역과 상기 제2도전형 활성영역 사이의 상기 반도체기판에 홈이 마련되는 것을 특징으로 하는 반도체집적회로장치.
  15. 제14항에 있어서, 상기 제1도전형은 상기 제2도전형에 대향하는 것을 특징으로 하는 반도체집적회로장치.
  16. 제1항에 있어서, 상기 제2도전막 및 상기 제3도전막은 각각 금속재료로 이루어지는 것을 특징으로 하는 반도체집적회로장치.
  17. 제1항에 있어서, 상기 전송용 MISFET의 게이트전극은 또한 상기 제1도전재료층으로 형성되는 것을 특징으로 하는 반도체집적회로장치.
  18. 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET로 이루어지는 플립플롭회로를 각각 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체직접회로장치의 제조방법에 있어서, (a) 상부에 상기 구동용 MISFET 및 상기 부하용 MISFET의 각각이 게이트전극이 배치된 주면을 갖는 반도체기판을 마련하는 공정, (b) 상기 게이트전극의 상부에 상기 플립플롭회로의 한 쌍의 입출력단자 사이를 교차결합하는 한 쌍의 국소배선의 한 쪽을 구성하는 제1도전재료층을 형성하는 공정 및 (c) 상기 한 쌍의 국소배선의 상부에 상기 한 쌍의 국소배선의 다른 쪽을 구성하는 제2도전재료층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  19. 제18항에 있어서, 상기 한 쌍의 국소배선의 다른 쪽은 부분적으로 상기 한 쌍의 국소배선의 한 쪽의 상부에 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  20. 제19항에 있어서, 상기 한 쌍의 국소배선의 상기 한 쪽은 상기 각각의 게이트전극의 상부에 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  21. 제18항에 있어서, 각각의 메모리셀은 또한 한 쌍의 전송용 MISFET를 갖고, 상기 전송용 MISFET의 게이트전극은 또한 상기 주면상에 마련되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  22. 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET로 이루어지는 플립플롭회로를 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체직접회로장치의 제조방법에 있어서, (a) 상부에 상기 구동용 MISFET 및 상기 부하용 MISFET의 각각의 게이트전극이 형성된 주면을 갖는 반도체기판을 마련하는 공정, (b) 상기 기판으로부터 상기 게이트전극 보다 더 연장하고, 상기 플립풀륨회로의 한 상의 입출력단자를 교차결합하도록 한 쌍의 국소배선의 적어도 한 쪽을 형성하는 공정, (c) 상기 한 쌍의 국소배선의 적어도 한 쪽의 상부에 제1절연막을 퇴적하고 상기 제1절연막을 에칭하는 것에 의해, (i) 상기 게이트전극 및 (ii) 상기 한 쌍의 국소배선의 적어도 한 쪽의 적어도 하나의 각각의 측벽에 상기 사이드월스페이서를 형성하는 공정 및 (d) 상기 한 쌍의 국소배선의 적어도 한 쪽의 상부에 상기 제1도전막보다 에칭비가 큰 제2절연막을 퇴적하고 상기 제2절연막을 에칭하는 것에 의해, 상기 구동용 MISFET 또는 상기 부하용 MISFET의 소오스영역에 도달하는 접속 구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치.
  23. 제22항에 있어서, 상기 사이드월스페이서는 상기 한 쌍의 국소배선의 상기 적어도 한 쪽의 각각의 측벽에 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  24. 제22항에 있어서, 상기 사이드월스페이서는 상기 게이트전극의 양쪽과 상기 한 쌍의 국소배선의 적어도 한 쪽에 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  25. 제22항에 있어서, 상기 사이드월스페이서는 상기 게이트전극과 상기 한 쌍의 국소배선의 양쪽에 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  26. 제22항에 있어서, 상기 사이드월스페이서는 상기 한 쌍의 국소배선의 양쪽에 형성되는 것을 특징으로 하는 반도체집적회로장치.
  27. 제22항에 있어서, 공정 (b)에서, 상기 한 쌍의 국소배선의 양쪽은 상기 게이트전극의 상부에 마련되는 동일한 도전층으로 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  28. 제22항에 있어서, 상기 한 쌍의 국소배선의 양쪽은 게이트전극의 상부에 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  29. 제22항에 있어서, 상기 제1절연막의 두께는 상기 사이드월스페이서를 형성하지 않고 접속 구멍을 형성하는데 있어서의 맞춤여유보다 두꺼운 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  30. 제22항에 있어서, 상기 제1절연막은 상기 게이트전극과 상기 접속구멍의 맞춤여유 및 상기 한 쌍의 국소배선의 적어도 한 쪽과 상기 접속구멍의 맞춤여유보다 두꺼운 두께를 갖는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  31. 제22항에 있어서, 상기 한 쌍의 국소배선의 적어도 한 쪽은 상기 게이트전극의 상부에 퇴적된 제2도전막을 패터닝하는 것에 의해 형성되고, 상기 한 쌍의 국소배선의 적어도 한 쪽을 형성하기전에, 상기 게이트전극과 상기 국소배선의 적어도 한 쪽 사이에 개재하는 절연막이 상기 국소배선의 적어도 한 쪽과 접속되는 영역에서 상기 게이트전극을 노출시키기 위해 에칭되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  32. 제22항에 있어서, 상기 게이트전극, 상기 국소배선의 적어도 한 쪽 및 그들 사이에 개재하는 절연막으로 구성하는 용량소자를 형성하기 위해, 상기 게이트전극과 상기 한 쌍의 국소배선의 적어도 한 쪽은 적어도 부분적으로 또한 수직으로 서로 중첩하도록 배치되는 것을 특징으로 하는 반도체집적회로장치.
  33. 제22항에 있어서, 상기 국소배선의 적어도 한 쪽의 상부에 상기 제1절연막과 에칭비가 대략 동일한 재료로 구성되는 제3절연막이 퇴적되고, 상기 제3절연막의 상부에 제1절연막이 퇴적되는 것을 특징으로 반도체집적회로장치의 제조방법.
  34. 제22항에 있어서, 상기 게이트전극의 상부에 상기 구동용 MISFET, 상기 부하용 MISFET 및 상기 전송용 MISFET를 피복하도록, 에칭비가 상기 제1절연막과 대략 동일한 절연재료로 이루어지는 제4절연막이 퇴적되고, 상기 제4절연막의 상부에 상기 국소배선의 적어도 한 쪽이 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  35. 특허청구의 범위 제28항의 방법에 의해서 형성된 제품에 있어서, 상기 게이트전극과 국소배선 사이에 용량소자를 형성하기 위해 상기 게이트전극과 상기 한 쌍의 국소배선 사이에 유전체막이 마련되는 것을 특징으로 하는 제품.
  36. 특허청구의 범위 제22항의 방법에 의해서 형성된 제품.
  37. 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET로 이루어지는 플립플롭회로를 각각 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체집적회로장치의 제조방법에 있어서, (a) 상부에 상기 구동용 MISFET 및 상기 부하용 MISFET의 각각의 게이트전극이 배치된 주면을 갖는 반도체기판을 마련하는 공정, (b) 상기 게이트전극의 상부에 상기 플립플롭회로의 한 쌍의 입출력단자를 교차결합하는 한 쌍의 국소배선의 적어도 한 쪽을 형성하는 공정 및 (c) 상기 국소배선의 적어도 한 쪽의 상부에 제1절연막을 퇴적시킨 후, 상기 제1절연막의 상부에 상기 제1절연막과는 에칭속도가 다른 제2절연막을 퇴적시키고, 상기 제2 및 제1절연막을 에칭하는 것에 의해, (i) 상기 구동용 MISFET의 소오스영역과 (ii) 상기 부하용 MISFET의 소오스영역의 적어도 한 쪽에 도달하고, (iii) 상기 게이트전극과 (ⅳ) 상기 국소배선의 적어도 한 쪽의 각각의 측벽에 제1절연막의 사이드월스페이서에 도달하는 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  38. 제37항에 있어서, 상기 제1절연막은 상기 게이트전극과 상기 접속구멍의 맞춤여유 및 상기 한 쌍의 국소배선의 적어도 한 쪽과 상기 접속구멍의 맞춤여유보다 두꺼운 두께를 갖는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  39. 제37항에 있어서, 상기 한 쌍의 국소배선의 적어도 한 쪽은 상기 게이트전극의 상부에 퇴적된 제2도전막을 패터닝하는 것에 의해 형성되고, 상기 한 상의 국소배선의 적어도 한 쪽을 형성하기 전에, 상기 게이트전극과 상기 국소배선의 적어도 한 쪽 사이에 개재하는 절연막이 상기 국소배선의 적어도 한 쪽과 접속되는 영역에서 상기 게이트전극을 노출시키기 위해 에칭되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  40. 제37항에 있어서, 상기 게이트전극, 상기 국소배선의 적어도 한 쪽 및 그들 사이에 개재하는 절연막으로 구성하는 용량소자를 형성하기 위해, 상기 게이트전극과 상기 한 쌍의 국소배선의 적어도 한 쪽은 적어도 부분적으로 또한 수직으로 서로 중첩하도록 배치되는 것을 특징으로 하는 반도체집적회로장치.
  41. 제37항에 있어서, 상기 국소배선의 적어도 한 쪽의 상부에 상기 제1절연막과 에칭비가 대략 동일한 재료로 구성되는 제3절연막이 퇴적되고, 상기 제3절연막의 상부에 제1절연막이 퇴적되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  42. 제37항에 있어서, 상기 게이트전극의 상부에 상기 구동용 MISFET과 상기 부하용 MISFET를 피복하도록 에칭속도가 상기 제1절연막과 대략 동일한 절연재료로 이루어지는 제4절연막이 퇴적되고, 상기 제4절연막의 상부에 상기 국소배선의 상기 적어도 한 쪽이 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  43. 제37항에 있어서, 접속구멍을 형성하는데 있어서 상기 제2절연막은 상기 제1절연막을 에칭하기 전에 에칭되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  44. 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET로 이루어지는 플립플롭회로를 각각 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체집적회로장치의 제조방법에 있어서, (a) 상부에 상기 구동용 MISFET 및 상기 부하용 MISFET의 각각의 게이트전극이 배치된 주면을 갖는 반도체기판을 마련하는 공정, (b) 상기 게이트전극의 상부에 상기 플립플롭회로의 한 쌍의 입출력단자를 교차결합하는 한 쌍의 국소배선의 적어도 한 쪽을 형성하는 공정, (c) 상기 한 쌍의 국소배선의 한 쪽의 상부에 퇴적된 제3도전막을 패터닝하는 것에 의해 상기 한 쌍의 국소배선의 다른 쪽을 형성하는 공정, (d) 상기 한 쌍의 국소배선의 다른 쪽의 상부에 퇴적된 제1절연막을 에칭하는 것에 의해 상기 게이트전극과 상기 한 쌍의 국소배선의 한 쪽 및 다른 쪽의 각각의 측벽에 사이드월스페이서를 형성하는 공정 및 (e) 상기 사이드월스페이서가 형성된 상기 한 쌍의 국소배선의 다른 쪽의 상부에 상기 제1절연막보다 에칭비가 큰 제2절연막을 퇴적시키는 것에 의해, 상기 구동용 MISFET의 소오스영역과 상기 부하용 MISFET의 소오스영역의 적어도 한 쪽에 도달하는 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  45. 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET로 이루어지는 플립플롭회로를 각각 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체집적회로장치의 제조방법에 있어서, (a) 상부에 상기 구동용 MISFET 및 상기 부하용 MISFET의 각각의 게이트전극이 배치된 주면을 갖는 반도체기판을 형성하는 공정, (b) 상기 게이트전극의 상부에 상기 플립플롭회로의 한 쌍의 입출력단자를 교차결합하는 한 쌍의 국소배선의 한 쪽을 마련하는 공정, (c) 상기 한 쌍의 국소배선의 한 쪽의 상부에 퇴적된 제3도전막을 패터닝하는 것에 의해 상기 한 쌍의 국소배선의 다른 쪽을 형성하는 공정 및 (d) 상기 구동용 MISFET 및 상기 부하용 MISFET의 소오스영역에 도달하고, 상기 게이트전극과 상기 한 쌍의 국소배선의 적어도 한 쪽과 다른 쪽의 각각의 측벽에 제1절연막의 사이드월스페이서에 도달하는 접속구멍을 형성하는 공정을 포함하며, 상기 접속구멍을 형성하는 공정은 상기 한 쌍의 국소배선의 다른 쪽 상부에 상기 제1절연막을 퇴적시킨 후, 상기 제1절연막의 상부에 상기 제1절연막보다 에칭비가 큰 제2절연막을 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  46. 제45항에 있어서, 퇴적된 상기 제1절연막은 상기 게이트전극와 상기 접속구멍의 맞춤여유, 상기 한 쌍의 국소배선의 한 쪽과 상기 접속구멍의 맞춤여유 및 상기 한 쌍의 국소배선의 다른 쪽과 상기 접속구멍의 맞춤여유보다 큰 두께를 갖는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  47. 제45항에 있어서, 상기 제1절연막은 상기 제2절연막을 상기 접속구멍을 형성하도록 에칭되고, 상기 제1절연막의 남아 있는 부분이 측벽을 마련하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  48. 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET로 이루어지는 플립플롭회로를 각각 갖는 메모리셀을 포함하는 SRAM을 구비한 반도체집적회로장치의 제조방법에 있어서, (a) 상부에 상기 구동용 MISFET 및 상기 부하용 MISFET의 각각의 게이트전극이 배치된 주면을 갖는 반도체기판을 마련하는 공정, (b) 상기 게이트전극의 각각의 측벽에 제1절연재료로 이루어져 있는 게이트전극 사이드월스페이서를 형성하는 공정, (c) 상기 게이트전극과 상기 게이트전극 사이드월스페이서의 상부에 상기 플립플롭회로의 한 쌍의 입출력단자를 교차결합하는 한 쌍의 국소배선을 형성하는 공정, (d) 상기 한 쌍의 국소배선의 측벽이 게이트전극 상부에 연장하며, 제2절연재료로 이루어지는 상기 한 쌍의 국소배선의 측벽상의 국소배선 사이드월스페이서를 형성하는 공정및 (e) 상기 한 쌍의 국소배선에서 제1 및 제2절연재료보다 에칭비가 큰 제3절연재료의 절연막을 퇴적시킨 후, 상기 제3절연재료를 에칭하는 것에 의해, 상기 구동용 MISFET의 소오스영역과 상기 부하용 MISFET의 소오스영역의 적어도 한 쪽에 도달하는 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  49. 제48항에 있어서, 상기 한 쌍의 국소배선이 각각 서로 중첩하도록 마련되고, 그들 사이에 유전체막이 형성되며, 상기 한 쌍의 국소배선과 상기 유전체막은 용량소자를 형성하는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  50. 제48항에 있어서, 상기 게이트전극은 모두 상기 반도체기판상에 있는 제1도전재료층으로 형성되고, 상기 한 쌍의 국소배선의 한 쪽은 기판으로부터 상기 제1층보다 상층인 제2도전재료층으로 형성되고, 상기 한 쌍의 국소배선의 다른 쪽은 기판으로부터 상기 제2층보다 상층인 제3도전재료층으로 형성되는 것을 특징으로 하는 반도체집적회로장치의 제조방법.
  51. 각각 플립플롭회로를 갖는 메모리셀을 포함한 SRAM을 구비하는 반도체집적회로장치에 있어서, 각각의 플립플롭회로는 한 쌍의 구동용 MISFET 및 한 쌍의 부하용 MISFET를 구비하며, 각각의 메모리셀을 또한 한 쌍의 전송용 MISFET를 포함하고, 상기 구동용 MISFET, 부하용 MISFET 및 전송용 MISFET의 각각의 게이트전극은 반도체기판상에 있는 제1도전재료층으로 형성되고, 상기 게이트전극은 그의 측벽에 제1절연재료로 이루어진 게이트전극 사이드월스페이서를 갖고, 상기 한 쌍의 구동용 MISFET와 상기 한 쌍의 부하용 MISFET는 한 쌍의 인버터회로를 형성하고, 제1 및 제2국소배선이 상기 인버터회로를 교차결합시키고, 상기 제1 및 제2국소배선의 측벽은 사이드월스페이서를 구비하고, 상기 국소배선 사이드월스페이서는 제2절연재료로 이루어지며, 제3절연층은 상기 제1 및 제2국소배선의 상부에 있고, 상기 구동용 MISFET, 부하용 MISFET 및 전송용 MISFET의 소오스 또는 드레인영역상에 접속용 배선이 통과하는 접속구멍을 구비하고, 상기 제3절연재료는 제1 및 제2절연재료보다 에칭비가 높은 재료인 것을 특징으로 하는 반도체집적회로장치.
  52. 제51항에 있어서, 상기 제1 및 제2국소배선의 측벽은 상기 게이트전극상에 배치되는 것을 특징으로 하는 반도체집적회로장치.
  53. 제52항에 있어서, 국소배선 사이드월스페이서 및 게이트전극 사이드월스페이서는 각각의 국소배선 및 게이트전극의 측벽에서 연속적으로 연장하는 단일의 사이드월스페이서를 형성하는 것을 특징으로 하는 반도체집적회로장치.
  54. 제51항에 있어서, 상기 국소배선 사이드월스페이서와 상기 게이트전극 사이드월스페이서는 개별적인 사이드월스페이서인 것을 특징으로 하는 반도체집적회로장치.
  55. 제51항에 있어서, 상기 제1 및 제2국소배선은 서로 겹치고, 상기 장치는 상기 국소배선이 겹치는 제1 및 제2국소배선 사이의 유전체막을 더 포함하고, 상기 제1 및 제2국소배선과 유전체막은 용량소자를 형성하는 것을 특징으로 하는 반도체집적회로장치.
  56. 제51항에 있어서, 각각 제3절연막의 상부에 있는 전원전압선과 기준전압선, 상기 전원전압선과 상기 기준전압선의 상부에 있는 제4절연막 및 상기 제4절연막의 상부에 있는 데이타선을 더 포함하는 것을 특징으로 하는 반도체집적회로장치.
  57. 제56항에 있어서, 상기 전송용 MISFET의 소오스 또는 드레인영역과 접속되고 상기 제3절연막의 상부에 있는 중간상호접속선을 더 포함하며, 상기 중간상호접속선은 상기 제4절연막내의 구멍을 통하여 제4절연막의 상부에 있는 상기 데이타선과 접속되고, 제3절연막내의 구멍을 통하여 상기 전송용 MISFET의 소오스 또는 드레인영역과 접속되는 것을 특징으로 하는 반도체집적회로장치.
  58. 제1항에 있어서, 제1 및 제2국소배선은 상기 제2국소배선과 상기 플립플롭회로를 마련하는 상기 MISFET가 접속된 접속구멍상의 개구영역 및 상기 접속구멍의 맞춤여유 영역을 제외한 영역에 있어서 서로 중첩하는 것을 특징으로 하는 반도체집적회로장치.
  59. 제1항에 있어서, 상기 제1국소배선 및 상기 제2국소배선은 각각 상기 구동용 MISFET의 게이트전극과 드레인영역, 상기 부하용 MISFET의 게이트전극과 드레인영역 및 상기 전송용 MISFET의 게이트전극의 상부에 배치되는 것을 특징으로 하는 반도체집적회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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