KR100305922B1 - 씨모오스스테이틱랜덤액세스메모리장치 - Google Patents

Abstract

n채널형의 제1 및 제2 전달트랜지스터와 제1 및 제2구동트랜지스터 및 P채널형의 제1 및 제2부하트랜지스터를 포함하고 상기 각 트랜지스터는 반도체 기판내에 형성된 소오스, 채널 및 드레인 영역들과 채널영역위의 게이트를 가지는 SRAM 메모리 쎌에 있어서, 직렬 접속된 상기 제1 전달트랜지스터와 상기 제1구동트랜지스터의 드레인 영역들에 의해 정해진 제1공통영역과, 직렬 접속된 상기 제2전달트랜지스터와 상기 제2구동트랜지스터의 드레인 영역들에 의해 정해진 제2공통영역과, 상기 제1 및 제2공통영역사이에서 상기 제1공통영역에 인접하여 위치된 상기 제1부하트랜지스터의 드레인 영역과, 상기 제1부하트랜지스터와 상기 제2공통영역 사이에 위치된 상기 제2부하트랜지스터의 드레인 영역과, 상기 제1구동트랜지스터와 상기 제1부하트랜지스터의 게이트와 상기 제2구동트랜지스터와 상기 제2부하트랜지스터의 게이트로서 각각 작용하도록 서로 평행하게 위치되고 제1층의 도전층으로 만들어진 제1 및 제2게이트 전극층들과, 상기 제1공통영역을 상기 제1부하트랜지스터의 드레인영역과 상기 제2게이트 전극층에 접속하고 상기 제2공통영역을 상기 제2부하트랜지스터의 드레인 영역과 상기 제1게이트 전극층에 접속하도록 상기 제1층과는 다른 제2층의 도전층으로 만들어진 제1 및 제2배선층을 구비함으로써 SRAM 메모리쎌의 종횡비를 축소할 수 있다.

Description

씨모오스 스테이틱 랜덤 액세스 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로 특히 씨모오스(CMOS) 스테이틱 랜덤 액세스 메모리(SRAM)장치에 관한 것이다.

통상의 SRAM 쎌은 제1 및 제2스토리지 노오드들과 접지사이에 드레인-소오스 통로들이 각각 접속된 제1 및 제2구동트랜지스터들과 상기 제1 및 제2스토리지 노오드들과 전원사이에 접속된 제1 및 제2부하소자들과, 상기 제1 및 제2스토리지노오드들과 한쌍의 데이터라인들(또는 비트라인들) 사이에 드레인-소오스 통로들이 각각 접속된 제1 및 제2스위칭 트랜지스터들로 구성된다. 제1 및 제2구동트랜지스터들의 게이트들은 제2 및 제1스토리지노오드들과 각각 접속되고, 제1 및 제2스위칭 트랜지스터들의 게이트들은 워드라인과 접속된다.

일반적으로 SRAM 쎌은 상기 부하소자들의 제조형태에 따라 하기와 같이 3종류로 분류될 수 있다. 즉 4개의 트랜지스터들(즉 제1 및 제2구동트랜지스터들과 제1 및 제2스위칭 트랜지스터들)이 형성된 반도체 기판위의 절연층 상에 형성된 다결정 실리콘과 같은 고저항-물질의 층들을 부하소자들로 사용하는 고저항 SRAM 쎌과, 상기 4개의 트랜지스터들이 형성된 반도체 기판위의 절연층 상에 형성된 박막트랜지스터들을 부하소자들로 사용하는 박막 트랜지스터 SRAM 쎌과, 제1 및 제2구동트랜지스터들과 상보관계에 있는 트랜지스터들이 부하소자들로 사용하기 위하여 반도체 기판에 형성된 CMOS SRAM 쎌이다. 이 CMOS SRAM 쎌은 일반적으로 완전 CMOS SRAM 쎌(full CMOS SRAM cell)이라고도 불리워진다.

완전 CMOS SRAM 쎌은 고저항 및 박막 트랜지스터 SRAM 쎌들과 비교할 때 저전원에서 보다낮은 대기전류 보다높은 고속동작, 보다 높은 동작의 안정도, 및 보다높은 알파입자 내구성 등의 여러 이점들을 갖는다. 그러므로 완전 CMOS SRAM 쎌은 전술된 이점들 때문에 개인용 컴퓨터들용 캐쉬메모리, 직접 액세스 저장장치들용의 불휘발성 버퍼메모리, 로직 LSI 및 마이크로프로세서의 저장장치의 분야에서 널리 사용될 수 있다. 그러나 완전 CMOS SRAM 쎌은 고밀도 SRAM을 실현하기 위하여 그 쎌 면적이 일반적으로 너무 넓다는 문제점을 갖는다.

완전 CMOS SRAM 쎌에서 쎌면적을 축소하는 선행기술은 미합중국 특허번호 제5,521,860호에 개시되어 있다. 이 종래기술의 SRAM 쎌은 쎌영역의 중심점에 관하여 대칭으로 각각 배열된 제1 및 제2구동 트랜지스터들과 제1 및 제2부하트랜지스터들과, 제1 및 제2스위칭 트랜지스터들을 포함하고 있다. 제1 및 제2구동트랜지스터들과 제1 및 제2스위칭 트랜지스터들은 n채널형의 트랜지스터들이며 제1 및 제3부하트랜지스터들은 P채널형의 트랜지스터들이다. 상기 제1 및 제2스위칭 트랜지스터들의 게이트 전극들로 작용하는 제1 및 제2워드라인들이 서로 평행하게 배열되어 있다. 상기 제1구동트랜지스터와 상기 제1부하트랜지스터의 게이트전극들로 작용하는 제1내측 쎌 배선은 상기 제2구동트랜지스터와 상기 제2부하트랜지스터의 드레인영역들과 접속되고, 상기 제2구동트랜지스터와 상기 제2부하트랜지스터의 게이트전극들로 작용하는 제2내측쎌 배선은 상기 제1구동트랜지스터와 상기 제1부하트랜지스터의 드레인 영역들과 접속된다. 상기 제1 및 제2내측 배선들은 상기 워드라인들과 수직하도록 상기 양 워드라인들 사이에서 서로 평행하게 배열되어 있다. 상기 제1 및 제2구동트랜지스터들의 소오스영역들과 접속된 접지배선과 상기 제1 및 제2부하트랜지스터의 소오스영역들과 접속된 전원공급배선은 절연층을 개재하여 상기 워드라인들과 상기 제1 및 제2내측 쎌 배선들위에 배열되어 있다.

그러나 상기 선행기술의 SRAM 쎌은 제1 및 제2내측쎌 배선들과 제1 및 제2워드라인들은 동일층상에 배열되고, 상기 제1 및 제2워드라인들과 수직하고 이들 워드라인들 사이에 배열된 제1 및 제2내측쎌 배선들은 상기 평행한 두 워드라인들과 이격되기 때문에 그것의 종휭비(쎌영역의 수직길이 대 수평길이의 비)가 증가한다.

그러므로 상기 워드라인들과 수직한 비트라인 쌍의 길이가 증가하고 이에 의해 비트라인들의 저항과 기생용량의 증가로 인해 상기 쎌로부터 또는 상기 쎌로 데이터의 고속독출 및 기입동작이 곤란하다는 문제가 발생한다.

더욱이, 두 개의 접지 배선들과 이들 사이의 전원공급배선이 상기 제1 및 제2워드라인들과 상기 제1 및 제2내측 쎌 배선들 위에 있는 절연층상에 배열되기 때문에 쎌의 수직길이를 줄이는 것은 상기 접지배선들과 전원공급배선의 각각의 배선의 폭을 줄이는 것으로 되고 이에 의해 상기 배선들의 저항을 증가시키는 원인이 된다. 그러므로 각 배선의 저항증가로 인한 전압강하 때문에 독출 및 기입동작중 쎌의 오동작이 일어날 수 있다. 그러므로 쎌의 크기를 축소하는 것은 제한된다.

따라서 본 발명의 목적은 CMOS SRAM 쎌의 종횡비를 축소할 수 있는 반도체메모리 장치를 제공함에 있다.

본 발명의 또다른 목적은 접지배선들과 전원공급배선들의 전압강하를 방지하도록 상기 각 배선의 폭을 충분히 크게 할 수 있는 반도체 메모리 장치를 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 n채널형의 제1 및 제2 전달트랜지스터와 제1 및 제2구동트랜지스터 및 P채널형의 제1 및 제2부하트랜지스터를 포함하고 상기 각 트랜지스터는 반도체 기판내에 형성된 소오스, 채널 및 드레인 영역들과 채널영역위의 게이트를 가지는 SRAM 떼모리 쎌에 있어서, 직렬 접속된 상기 제1 전달트랜지스터와 상기 제1구동트랜지스터의 드레인영역들에 의해 정해진 제1공통영역과, 직렬 접속된 상기 제2전달트랜지스터와 상기 제2구동트랜지스터의 드레인 영역들에 의해 정해진 제2공통영역과, 상기 제1 및 제2공통영역사이에서 상기 제1공통영역에 인접하여 위치된 상기 제1부하트랜지스터의 드레인 영역과, 상기 제1부하트랜지스터와 상기 제2공통영역 사이에 위치된 상기 제2부하트랜지스터의 드레인 영역과, 상기 제1구동트랜지스터와 상기 제1부하트랜지스터의 게이트와 상기 제2구동트랜지스터와 상기 제2부하트랜지스터의 게이트로서 각각 작용하도록 서로 평행하게 위치되고 제1층의 도전층으로 만들어진 제1 및 제2게이트 전극층들과, 상기 제1공통영역을 상기 제1부하트랜지스터의 드레인영역과 상기 제2게이트전극층에 접속하고 상기 제2공통영역을 상기 제2부하트랜지스터의 트레인 영역과 상기 제1게이트 전극층에 접속하도록 상기 제1층과는 다른 제2층의 도전층으로 만들어진 제1 및 제2배선층을 구비함을 특징으로 하는 SRAM 메모리 쎌을 제공한다.

또한 본 발명은 반도체 기판의 쎌영역에 위치된 적어도 하나의 메모리 쎌을 포함하며 상기 메모리 쎌은 제 1 및 제2전달 트랜지스터들과 제1 및 제2구동트랜지스터들과 제1 및 제2부하트랜지스터들을 포함하고 이들 트랜지스터들의 각각은 상기 반도체 기판에 형성된 채널영역의 양측에 있는 소오스 및 드레인 영역들과 상기 채널영역위에 있는 게이트를 가지며, 상기 제1전달트랜지스터의 소오스 및 드레인영역들중 하나는 제1공통영역을 제공하기 위하여 상기 제1구동트랜지스터의 소오스 및 드레인 영역들중 하나와 직렬접속되고, 상기 제2전달트랜지스터의 소오스 및 드레인 영역들중 하나는 제2공통영역을 제공하기 위하여 상기 제2구동트랜지스터의 소오스 및 드레인 영역들중 하나와 직렬 접속되고, 상기 제1공통영역은 상기 제1부하트랜지스터의 소오스 및 드레인 영역들중 하나와 상기 제2부하트랜지스터 및 상기 제2구동트랜지스터의 게이드들과 접속되며, 상기 제2공통영역은 상기 제2부하트랜지스터의 소오스 및 드레인 영역들중 하나와 상기 제1부하트랜지스터 및 상기 제1구동트랜지스터의 소오스 및 드레인 영역들 중 하나와 상기 제1부하트랜지스터 및 상기 제1구동트랜지스터의 게이트들과 접속되고, 상기 제1 및 제2전달트랜지스터들의 각각의 상기 소오스 및 드레인 영역중 타의것은 한쌍의 데이터라인중 각각과 접속되는 반도체 메모리 장치에 있어서, 상기 쎌영역의 상기 반도체 기판에 형성되고 상기 제1전달트랜지스터 및 상기 제1구동트랜지스터의 상기 소오스 및 드레인 영역들중 타의 것들과 채널영역들 및 상기 제1공통영역을 제공하기 위해 제1방향으로 신장하는 제1활성영역과, 상기 쎌영역의 상기 반도체 기판에 상기 제1활성영역과 이격하여 형성되고 상기 제2전달트랜지스터 및 상기 제2구동트랜지스터의 상기 소오스 드레인 영역들중 타의것들과 채널영역들 및 상기 제2공통영역을 제공하기 위해 상기 제1방향으로 신장하는 제2활성영역을 포함함을 특징으로 하는 반도체 메모리 장치을 제공한다.

또한 본 발명은 반도체 기판상의 복수개의 쎌영역들에 각각 형성된 복수개의 메모리 쎌들을 포함하고 상기 복수개의 쎌영역들은 이들의 각각의 경계선을 정하는 복수개의 행 및 열라인들에 의해 정해지고 상기 복수개의 행라인들은 교대하는 제1 및 제2행라인들로 분할되고 상기 복수개의 열라인들은 교대하는 제1 및 제2행라인들로 분할되며 각 메모리 쎌은 교차접속된 제1 및 제2인버어터를 가지는 플립플롭과 이 플립플롭과 접속된 제1 및 제2전달 트랜지스터들을 포함하며 상기 제1 및 제2인버어터들은 접지원과 접속되기 위하여 상기 반도체 기판내에 형성된 제1 및 제2확산영역들을 각각 가지는 반도체 장치에 있어서, 상기 반도체 기판에 형성된 복수개의 제1 브리지 영역들을 구비하고 각 제1브리지 영역은 상기 복수개의 제1행 라인들과 상기 복수개의 제1열라인들의 각 교차점을 통해 상기 각 교차점에 접한 4개의 쎌영역들의 각각에 있는 상기 제1확산영역과 상호 접속되고, 상기 반도체 기판에 형성된 복수개의 제2브리지 영역들을 구비하고 각 제2브리지 영역은 상기 복수개의 제2행라인들과 상기 복수개의 제2열라인들의 각 교차점을 통해 상기 각교차점에 접한 4개의 쎌영역들의 각각에 있는 상기 제2확산영역과 상호 접속됨으로써 각 제2행라인을 교차하는 제2브리지영역들은 상기 각 제2행라인에 인접한 두 개의 제1행라인의 각각을 교차하는 제1브리지 영역들에 관하여 엇갈린 관계로 배열됨을 특징으로 하는 반도체 장치를 제공한다.

제1도는 본 발명에 따른 완전 CMOS SRAM 쎌의 등가회로도.

제2(a)도와 제2(b)도는 이들의 조합에 의해 본 발명에 따른 4개의 인접한 쎌의 평면도.

제3도는 본 발명에 따른 하나의 쎌의 평면도.

제4도 내지 제8도는 본 발명에 따른 제2도의 쎌을 제조하기 위한 순차적인 층들을 보여주는 평면도.

제9도는 제3도의 라인 9-9′를 따라 취해진 단면도.

본 발명의 실시예에 따른 완전 CMOS SRAM 쎌이 첨부도면들을 참조하여 설명된다. 하기 설명에서, 특정 에너지 레벨들, 두께들 및 도전형들과 같은 특정 상세한 것들이 본 발명의 전체적 이해를 돕기 위하여 제공된다. 그러나 본 발명은 이들 특정 상세한 것들과는 달리 실시될 수 있다는 것은 당해 기술분야의 통상의 지식을 가진자에게 자명할 것이다. 예를 들어 n채널형의 트랜지스터는 P채널형의 트랜지스터로 교체될 수 있고 그 역도 또한 마찬가지다. 도면중 동일 구성요소, 또는 부분들은 동일 참조번호 또는 기호들을 나타내고 있음을 유의하여야 한다.

제3도는 본 발명의 실시예에 따라 하나의 CMOS SRAM 쎌의 레이아웃을 보여주는 확대된 평면도이고 제1도는 제3도의 회로도이다.

제1도 및 제3도를 참조하면, 본 발명의 실시예에 따른 CMOS SRAM 쎌은 교차접속된 제1 및 제2 인버어터들 INV1과 INV2을 가지는 플립플롭과 이 플립플롭과 접속된 제1 및 제2전달 트랜지스터들 Qt1과 Qt2로 구성된다. 제1인버어터 INV1는 제1부하트랜지스터 Qℓ1과 제1구동트랜지스터 Qd1를 포함하고 제2인버어터 INV2는 제2부하트랜지스터 Qℓ2와 제2구동트랜지스터 Qd2를 포함한다. 제1 및 제2전달트랜지스터들 Qt1과 Qt2와 제1 및 제2구동트랜지스터들 Qd1과 Qd2는 제1도전형의 채널 즉 n채널의 절연게이트 전계효과 트랜지스터들이고 제1 및 제2부하 트랜지스터들 qℓ1과 Qℓ2는 제2도전형의 채널 즉 P채널의 절연게이트 전계효과 트랜지스터들이다.

상기 제1 및 제2인버어터들은 각각 접지원(또는 접지전압 Vss)과 접속되는 제1 및 제2확산영역들 즉 제1 및 제2구동트랜지스터 Qd1과 Qd2의 소오스 영역들을 포함한다. 또한 상기 제1 및 제2인버어터들은 각각 전원(또는 전원전압 Vcc)과 접속되는 제3 및 제4확산영역들 즉 제1 및 제2부하트랜지스터들 Qℓ1과 Qℓ2의 소오스 영역들을 포함한다.

반도체 기판상의 쎌영역 10은 본 발명의 실시예에 따라 2.0 × 3.2㎛²의 직사각형 형상을 가진다. 제1 및 제2활성영역들 12와 14는 반도체 기판내에 형성되고 행방향으로 길게 신장하고 있다. 제1활성영역 12은 우측모서리를 따라 상부 모서리로 신장하는 부분 17을 가지고 있고 제2활성영역 14은 좌측 모서리를 따라 상부 모서리로 신장하는 부분 20을 가지고 있다. 상기 제1활성영역 12에는 제1구동 트랜지스터 Qd1의 소오스 및 드레인영역들 22와 24와 이들 사이의 채널영역과 제1전달트랜지스터 Qt1의 소오스 및 드레인 영역들 26과 28과 이들 사이의 채널영역이 형성된다. 상기 제1전달트랜지스터 Qt1의 드레인 영역 28은 상기 제1구동트랜지스터 Qd1의 드레인 영역 24과 제1스토리지 노오드 영역 N1을 통해 공통으로 접속되어 있다. 유사한 방법으로 상기 제2활성영역 14에는 제2구동트랜지스터 Qd2의 소오스 및 드레인 영역들 30와 32과 이들사이의 채널영역과 제2전달트랜지스터 Qt2의 소오스 및 드레인 영역들 34와 36과 이들사이의 채널영역이 형성되어 있다. 상기 제2전달 트랜지스터 Qt2의 드레인 영역 36은 상기 제2구동트랜지스터 Qd2의 드레인 영역 32과 제2스토리지 노오드 영역 N2을 통해 직렬로 접속되어 있다. 제3활성영역 16은 반도체 기판내에 형성되고 상기 제1 및 제2활성영역들 12와 14사이에서 상기 제1활성영역 12과 인접하도록 행방향으로 신장하고 있다. 상기 제3활성영역 16에는 제1부하트랜지스터 Qℓ1의 소오스 및 드레인 영역들 38과 40 및 이들 사이의 채널영역이 형성되어 있다. 상기 제1부하트랜지스터 Qℓ1의 소오스 및 드레인 영역들 38과 40 및 채널영역은 상기 제1구동트랜지스터 Qd1의 소오스 및 드레인 영역들 22와 24 및 채널영역과 각각 열방향에서 정렬되어 있다. 제4활성영역 18은 반도체 기판내에 형성되고 상기 제1 및 제2활성영역들 12와 14사이에서 상기 제2활성영역과 인접하도록 행방향으로 신장하고 있다. 상기 제3활성영역 18에는 제2부하트랜지스터 Qℓ2의 소오스 및 드레인 영역들 42와 44 및 이들 사이의 채널영역이 상기 제2구동트랜지스터 Qd2의 소오스 및 드레인 영역들 30과 32 및 채널영역과 열방향에서 정렬되도록 형성되어 있다.

제1 내지 제4활성영역들 12,14,16 및 18은 분리영역들 8에 의해 분리되어 있다. 전술한 바와 같이 제1 내지 제4활성영역들 12∼18은 쎌영역 10내에서 서로 인접하여 행방향으로 신장하고 있기 때문에 종래기술과 비교할 때 종횡비를 축소할 수 있는 이점을 갖는다. 또한 제1구동트랜지스터 Qd1와 제1전달트랜지스터 Qt1 및 제1부하트랜지스터 Qℓ1의 소오스와 드레인 및 채널영역들은 쎌영역 10의 중심축 C에 관하여 제2구동트랜지스터 Qd2와 제2전달트랜지스터 Qt2 및 제2부하트랜지스터 Qℓ2의 소오스와 드레인 및 채널영역들과 각각 거의 대칭으로 배열되어 있다. 그러므로 제1 및 제2 스토리지 노오드 영역들 N1과 N2에 저장되는 전하들의 저장상태가 안정화된다.

제1게이트 전극층 46은 제1구동트랜지스터 Qd1의 채널영역과 제1부하트랜지스터 Qℓ1의 채널영역위를 게이트 산화막들을 개재하여 열방향으로 길게 신장하고 있다. 유사하게, 제2게이트 전극층 48은 제2구동트랜지스터 Qd2와 제2부하트랜지스터 Qℓ2의 채널영역들 위를 게이트 산화막들을 개재하여 열방향으로 길게 신장하고 있다. 제3게이트 전극층 58은 게이트 산화막을 개재하여 제1전달트랜지스터 Qt1의 채널영역 위를 열방향으로 신장하고 쎌영역 10의 상부 모서리와 접하도록 배열된다. 제4게이트전극층 60은 게이트 산화막을 개재하여 제2전달 트랜지스터 Qt2의 채널영역 위를 열방향으로 신장하고 쎌영역 10의 하부모서리와 접하도록 배열된다. 제1 내지 제4게이트 전극층들 46,48,58 및 60의 각각은 동일 물질로 만들어지는 제1층의 도전층이다. 제1게이트 전극층 46의 일단부 50은 제2부하트랜지스터 Qℓ2의 드레인 영역 44의 끝 부분과 중첩하도록 분리영역 8상에 놓여있다. 상기 일단부 50은 상기 드레인 영역 44의 끝부분과 인접할 수도 있다. 유사하게 제2게이트전극층 48의 일단부 52는 제1부하트랜지스터 Qℓ1의 드레인 영역 40의 끝 부분과 중첩하도록 분리영역 8상에 놓여있다. 상기 일단부 52는 상기 드레인 영역 40의 끝 부분과 인접할 수도 있다. 제1게이트 전극층 46과 제3게이트 전극층 58은 중심축 C에 관하여 제2게이트 전극층 48과 제4게이트 전극층 60과 각각 거의 대칭으로 배열된다.

제1배선층 54은 제1스토리지 영역 N1을 제1부하트랜지스터 Qℓ1의 드레인 영역 40 및 제2게이트전극층 48과 상호연결하기 위하여 L형상을 갖는다. 제2배선층 56은 제2스토리지 영역 N2를 제2부하트랜지스터 Qℓ2의 드레인 영역 44 및 제1게이트 전극층 46과 상호연결하도록 L형상을 갖는다. 제1 및 제2 배선층들 54와 56의 각각은 동일 물질로 만들어진 제2층의 도전층이다. 또한 제1배선층 54은 중심축 C에 관하여 제2배선층 56과 거의 대칭으로 배열되어 있다.

워드라인층 62(또는 WL)은 제1층간 절연층상에서 열방향으로 길게 신장하고 있다. 워드라인층 62은 상부모서리에 위치된 ½ 접속개구 64와 하부모서리에 위치된 ½ 접속개구 66을 통하여 제3게이트 전극층 58과 제4게이트 전극층 60과 각각 접속된다. 상기 워드라인층 62과 제1층간 절연층상에는 제2층간 절연층이 침적된다. 후술되는 바와 같이 제2층간 절연층 상에는 접지 배선층과 전원배선층이 교대로 배열된다. 제3도에는 전원배선층 68이 도시되어 있다. 전원배선층 68은 우측모서리에 위치된 ½ 접속개구 72를 통하여 제1부하트랜지스터 Qℓ1의 소오스 영역 38과 접속되고 좌측모서리에 위치된 ½ 접속개구 74를 통하여 제2부하트랜지스터 Qℓ2의 소오스영역 42와 접속되어 있다.

¼ 접속개구 76은 상부 우측 모서리에 위치되고 쎌영역 10내의 제1구동트랜지스터 Qd1의 소오스영역 22으로 접지전압을 제공하기 위하여 우측모서리에 접한 쎌 영역상의 접지 배선층과 접속된다. ¼ 접속개구 78은 하부 좌측 모서리에 위치되고 쎌영역 10내의 제2구동트랜지스터 Qd2의 소오스 영역 30으로 접지전압을 제공하기 위하여 좌측모서리에 접한 쎌영역상의 접지배선층과 접속된다.

전원배선층 68과 접지배선층 및 제2층간절연층상에는 제3층간절연층이 침적된다. 제3층간 절연층상에는 한쌍의 데이터라인들 80(또는 DL)과 82(또는

)가 행방향으로 길게 신장하도록 형성된다. 한쌍의 데이터라인들 80과 82은 서로 상보관계에 있다. 데이터라인 80은 좌측모서리에 위치된 ½ 접속개구 84를 통해 제1전달트랜지스터 Qt1의 소오스영역 26과 접속되고 데이터라인 82는 우측모서리에 위치된 ½ 접속개구 86을 통해 제2전달트랜지스터 Qt2의 소오스영역 34과 접속되어 있다.

제2(a)도와 제2(b)도는 이들의 조합에 의해 4개의 인접한 쎌들의 확대된 평면도를 보여주고 있다. 제2(a)도의 상부 우측 쎌영역 10a은 제3도의 쎌영역과 동일하다.

제2(a)도도 및 제2(b)도를 참조하면 4개의 쎌영역들 10a∼10d은 행라인들 100a, 100b 및 100c와 열라인들 102a, 102b 및 102c에 의해 한정되어 있다. 도시의 편의상 4개의 인접한 쎌들이 도시되어 있지만 다수의 4개의 인접한 쎌들이 서로 접하도록 행과 열로 배열되고 있다는 것을 유의하여야 한다. 따라서 쎌영역들은 메모리 쎌들의 각각을 경계로 한정하는 다수의 행라인들과 다수의 열라인들에 의해 정하여 진다. 행라인들은 교대하는 제1행라인들과 제2행라인들로 분할되고, 열라인들은 교대하는 제1열라인들과 제2열라인들로 분할된다. 제1행라인들의 각각의 양측에는 제1활성영역의 쌍이 배치되고 제2행라인들의 각각의 양측에는 제2활성영역의 쌍이 배치되어 있다.

쎌영역 제10(b)도는 열라인 102b에 관해 쎌영역 10a와 거의 대칭으로 되어 있고 쎌영역 제10(c)도는 행라인 100b에 관하여 쎌영역 10a와 거의 대칭으로 되어 있다. 쎌영역 10d는 행라인 100b와 열라인 102b의 교차점에 관하여 거의 대칭으로 되어 있다. 따라서 제1행라인들 100a와 100c의 각각의 양측에는 한쌍의 제1활성영역들 12이 행방향으로 신장하도록 배치된다(상기 라인 100a의 상측의 제1활성영역과 라인 100c의 하측의 제1활성영역은 도시되지 않았음) 또한 제2행라인 100b의 양측에는 한쌍의 제2활성영역들 14이 행방향으로 신장하도록 배치되어 있다. 제1열라인들 102a와 102c과 제1행라인들 100a와 100c의 교차점들에는 제1활성영역의 쌍들의 제1활성영역들 12 사이를 상호연결하는 제1브리지 영역들 104이 제1열라인들 102a와 102c를 따라 반도체 기판내에 형성되어 있다. 유사하게 제2열라인 102b과 제2행라인 100b의 교차점에는 상기 한쌍의 제2활성영역들 14을 상호연결하는 제2브리지 영역 106이 제2열라인 102b을 따라 반도체 기판내에 형성되어 있다. 그러므로 제2행라인 100b상의 제2브리지 영역들 106은 인접한 제1행라인 100a 또는 100c상의 제1브리지영역과 엇갈린 관계로 배열되어 있다. 그러므로 제2브리지 영역 106과 접속을 위한 접속개구 65를 통하여 접지배선층 70은 인접한 4개의 쎌들의 제2구동트랜지스터들 Qd2의 소오스영역들(또는 제2접지영역들) 14과 접속된다. 인접한 4개의 쎌들의 제2구동트랜지스터들 Qd2의 소오스영역들 14을 상기 제2브리지 영역 106이 공유하기 때문에 제2브리지 영역 106상의 접속개구 65의 ¼을 상기 인접한 4개의 쎌들의 각각은 필요로한다. 유사하게, 제1행라인들 100a와 100c상의 제1브리지 영역들 104의 각각은 4개의 인접한 쎌들의 제1구동트랜지스터들 Qd1의 소오스영역들(또는 제1접지영역들) 22을 공유한다. 그러므로 상기 인접한 4개의 쎌들의 각각은 각 제1브리지 영역 104상의 접속개구 75의 ¼을 요구한다. 그러므로 접속개구의 수를 줄일 수 있다.

결국 접지 배선을 위한 접속개구들 75와 65은 제1행라인들과 제1열라인들의 교차점들과 제2행라인들과 제2열라인들의 교차점들에 위치한다. 또한 두 개의 인접한 열라인들 상의 접속개구들 75와 65는 서로 엇갈린 관계로 배열되어 있다. 접지배선층 70은 상기 접속개구들 75와 65을 통해 제1 및 제2브리지 영역들 104와 106과 접속된다.

2개의 인접한 제1부하트랜지스터들 Qℓ1의 소오스 영역들 16은 제1열라인들 102a와 102c중 대응하는 것의 양측에 위치된다. (라인 102a의 우측 소오스영역 16과 라인 102c의 좌측 소오스 영역은 도시되어 있지 아니함) 따라서 제1열라인 102a에서 서로 인접한 제1구동트랜지스터들 Qℓ1의 소오스영역들 16은 접속개구들 114을 통하여 전원배선층 68과 접속된다. 유사하게 제2열라인 102b에서 서로 인접하는 제2구동트랜지스터들 Qℓ2의 소오스 영역들 18은 접속개구들 110을 통하여 전원배선층 68과 접속된다. 그러므로 각행에 배열된 쎌영역들에서 접속개구들 114와 110은 서로 엇갈린 관계에서 배열되어 있다. 따라서 전원배선층들 68은 접지배선층들과 교대로 배열되고 열방향으로 신장하고 각 전원배선층 68은 접속개구들 110과 114을 통하여 제1 및 제2부하트랜지스터들 Qℓ1과 Qℓ2의 소오스영역들과 접속된다. 그러므로 각 전원배선층으로부터 공급되는 전원은 2개의 인접한 열의 부하트랜지스터들로 인가된다.

전술한 바와 같이 각 열에 배열된 메모리 쎌들 위에 전원배선층 또는 접지배선층이 있다. 그러므로 각 쎌의 면적의 축소에 관계없이 전원배선층과 접지배선층의 각각의 폭이 충분히 증가될 수 있어 전원배선층과 접지배선층의 저항을 낮출수 있다.

제1전달 트랜지스터들 Qt1의 소오스 영역들 26이 공통으로 접속되는 영역들 즉 제1접촉영역들 25은 제2열라인들과 교차하고 있다. 제1접촉 영역들 25은 접속개구들 120을 통하여 행방항으로 신장하여 대응하는 데이터라인들 80(또는 DL)과 접속된다. 유사한 방식으로 제2전달트랜지스터들 Qt2의 소오스영역들 34이 공통으로 접속되는 영역들 즉 제2접속영역들 35은 제1열라인들 102a와 102c과 교차한다. 제2접속영역들 35은 접속개구들 124을 통하여 행방향으로 신장하여 대응하는 데이터라인들 82(

)과 접속된다.

이하 제3도 내지 제9도를 참조하여 본 발명의 실시예에 따른 완전 CMOS SRAM쎌을 제조하는 방법이 설명된다.

제9도는 제3도의 라인 9-9′를 따라 취해진 단면도이고 제4도 내지 제8도는 제3도의 CMOS SRAM쎌을 제조하는 과정에서 순차적인 층들 보여주는 평면도들이다.

P형 반도체 기판 1의 표면상에 통상의 얕은 트렌치 분리 기술을 사용하여 소자들간을 분리하기 위한 트렌치 분리층들 2이 형성된다. 트렌치는 0.4∼0.6㎛의 범위의 깊이를 갖는다. 트렌치내에는 TEOS의 SiO₂가 충진된다. 분리층 2은 통상의 LOCOS 기술에 의해 형성될 수도 있다. 트렌치 분리층 2의 형성후 n웰 3과 P웰들 4이 형성된다. n형웰 3은 약 1 × 10¹³이온/cm^-2의 도우즈를 가지고 300∼400 Kev의 에너지에서 비소의 이온주입에 의해 약 0.4㎛의 깊이로 형성된다. P형 웰들 4은 약 3 x 10¹³이온/cm²의 도우즈를 가지고 170∼200 Kev의 에너지에서 보존의 이온주입에 의해 약 0.6㎛의 깊이로 형성된다. 그러면 제4도에 보인 바와 같이 n채널 IGFET들을 형성하기 위한 제1 및 제2활성영역들 12와 14은 트렌치 분리층들 2에 의해 정해지며 P채널 IGFET들을 형성하기 위한 제3 및 제4활성영역들 16과 18이 트렌치 분리층들 2에 의해 정해진다.

기판표면에 게이트 산화막층 6이 60Å의 두께로 형성된다. 게이트 산화막층 6상에는 다결정 실리콘층이 침적되고 통상의 사진식각방법에 의해 패턴이 형성된다. 제5도에 보인바와 같이 게이트 전극층들 46, 48, 58 및 60의 패턴이 형성된후 저농도로 도우핑된 소오스 및 드레인 영역들을 형성하기 위하여 저농도 이온주입이 행해진다. 저농도 n 즉 n^-의 이온주입을 하기 위하여 제3 및 제4활성영역들 16과 18 위에 이온주입 마스킹 층이 형성된다. 그후 1∼5 × 10¹³이온/cm²의 도우즈와 20∼30Kev의 에너지에서 비소의 이온주입이 제5도의 제1 및 제2활성영역들 12와 14로 행해진다. 상기 이온주입 마스킹층의 제거후 제1 및 제2활성영역들 12와 14위에 P^-의 이온주입을 하기 위하여 이온주입 마스킹층이 형성된다. 그후 1∼5 × 10¹³이온/cm²의 도우즈와 30∼40 Kev의 에너지에서 BF₂의 이온주입이 제5도의 제3 및 제4활성영역들 16과 18로 행해진다. 상기 이온주입 마스킹층의 제거후 게이트 전극층들 46, 48, 58 및 60의 측벽들상에 측벽 스페이서들 7이 형성된다. 그후 고농도 이온주입이 행해진다. 고농도 n 즉 n⁺의 이온주입은 제1 및 제2활성영역들 12와 14로 행해진다. 고농도 P 즉 P⁺의 이온주입은 제3 및 제4활성영역들 16과 18로 행해진다. n⁺이온주입은 비소이온들로 1∼7 × 10¹⁵이온/cm²의 도우즈와 50∼70 Kev의 에너지에서 행해지고 P⁺이온주입은 보론 이온들로 1∼7 × 10¹⁵이온/cm²의 도우즈와 50∼70 Kev의 에너지에서 행해진다. 고농도로 도우핑된 다결정층상에는 고융점 금속 또는 다결정 실리사이드 층이 형성될 수 있다. 그후 200Å의 두께를 가지는 실리콘 질화막층 9이 전면적으로 침적된다. 그후 통상의 보더레스 접속(borderless contact)기술을 사용하여 제1 및 제2배선층들 54와 56과 접지층 및 전원층과 데이터 라인층들을 접속하기 위한 접속부들이 제6도에 보인 바와 같이 형성된다. 제6도에서 알수 있는 바와 같이 접촉창들의 각각이 접속되는 영역에 의해 둘러 쌓여진 테두리를 요구하지 않기 때문에 집적밀도가 증가될 수 있다. 통상의 사진식각법에 의해 접촉창들이 형성된 후 Ti와 TiN의 두층이 통상의 스퍼터링에 의해 약 500Å의 두께로 침적되고 그후 제6도에 보인 바와 같이 페터닝된다. 그후 기판표면에는 약 8000Å의 두께를 가지는 TEOS와 같은 제1층간 절연층 9이 침적된다.

제7도에 보인 바와 같이 접속개구들 64와 66이 하부의 제 3 및 제 4게이트 전극층들 58과 60을 노출하기 위하여 제1층간 절연층 9 내에 형성된다. 통상의 텅스텐 다마신(Damascene) 기술에 의해 텅스텐 금속의 워드라인들이 형성된다. 그후 약 4000Å의 두께를 가지는 TEOS과 같은 제2층간 절연층 140 침적된다. 그후 제8도에 보인 바와 같이 접속개구들 72, 74, 76, 78 및 79이 형성되고 텅스텐 플러그가 이 접속개구들 내에 형성된다. 약 6000Å의 알루미늄층이 전면에 침적된다. 그후 전원배선층 70과 접지배선층 68 및 데이터라인들과 접속을 위한 접속패드층들 132와 134가 통상의 사진식각법에 의해 형성된다. 그후 절연층의 침적후 화학적 기계적 연마(CMP) 법을 사용하여 평탄화한후 약 4000Å의 두께를 가지는 TEOS와 같은 제3층간절연층 150이 형성된다.

그후 제3도에 보인 바와 같이 데이터라인들 80과 82을 형성하기 위하여 접속개구들 84와 86이 형성된다. 텅스텐 플러그가 접속개구들 84와 86내에 형성된다. 그후 약 6000Å의 알루미늄이 전면에 침적되고 데이터라인들 80과 82을 형성하기 위하여 패턴화된다.

전술한 바와 같이 본 발명에 따른 SRAM쎌 영역들은 행방향으로 신장하는 복수개의 쌍들의 제1활성영역들과 복수개의 쌍들의 제2활성영역을 가지며 각 쌍의 제1활성영역들을 연결하는 제1브리지영역들과 각 쌍의 제2활성영역들을 연결하는 제2브리지 영역들을 가진다. 상기 제1브리지영역들의 각각은 4개의 서로 접한 쎌들의 제1구동트랜지스터들의 소오스영역들과 접속되고 상기 제2브리지 영역들의 각각은 4개의 서로 접한 쎌들의 제2구동트랜지스터들의 소오스영역들과 접속된다. 그러므로 상기 제1 및 제2 브리지 영역들에 형성되는 접속개구들의 각각은 4개의 인접한 쎌을 공유하기 때문에 접지 접속개구들의 수를 줄일 수 있다. 또한 접지배선층과 전원배선층은 교대로 열방향으로 신장하면서 대응하는 열들의 메모리 쎌들위에 형성되므로 접지배선층들과 전원배선층들의 각각의 폭을 각 메모리 쎌의 크기의 축소에 관계없이 크게 증가할 수 있다. 그러므로 접지배선층들과 전원배선층들의 각각의 저항을 감소시킬 수 있다. 또한 제1 및 제2 게이트전극층의 각각은 구동트랜지스터와 전달트랜지스터의 직렬접속 영역 즉 공통 드레인 영역을 오버랩하지 않고 SRAM 쎌을 구성하는 구성요소들이 형성되는 활성영역들은 일방향으로 신장하면서 반도체 기판내에 형성되기 때문에 쎌의 크기가 축소될 수 있다. SRAM 쎌을 구성하는 구성요소들은 소정축에 관해 대칭으로 배치되므로 데이터 저장상태가 안정된다.

Claims (5)

1. 반도체 기판상의 복수개의 쎌영역들에 각각 형성된 복수개의 메모리 쎌들을 포함하고 상기 복수개의 쎌영역들은 상기 각 셀들의 경계선을 정하는 복수개의 행 및 열라인들에 의해 형성되고 상기 복수개의 행라인들은 교대하는 제1 및 제2행라인들로 분할되고 상기 복수개의 열라인들은 교대하는 제1 및 제2열라인들로 분할되며 각 메모리 쎌은 교차접속된 제1 및 제2인버어터를 가지는 플립플롭과 상기 플립플롭과 접속된 제1 및 제2전달 트랜지스터들을 포함하며 상기 제1 및 제2인버어터들은 접지원과 접속되기 위하여 상기 반도체 기판내에 형성된 제1 및 제2확산 영역들을 각각 가지는 반도체 장치에 있어서, 상기 반도체 기판에 형성된 복수개의 제1브리지 영역들을 구비하고 각 제1브리지 영역은 상기 복수개의 제1행라인들과 상기 복수개의 제1열라인들의 각 교차점을 통해 상기 제1행라인들과 상기 제1열라인들의 각 교차점들에 접한 4개의 쎌영역들의 각각에 있는 상기 제1확산영역과 상호접속되고, 상기 반도체 기판에 형성된 복수개의 제2브리지 영역들을 구비하고 각 제2브리지 영역은 상기 복수개의 제2행라인들과 상기 복수개의 제2열라인들의 각 교차점을 통해 이 각 교차점에 접한 4개의 쎌영역들의 각각에 있는 상기 제2확산영역과 상호접속됨으로써 각 제2행라인을 교차하는 제2브리지영역들은 상기 각 제2행라인에 인접한 두 개의 제1행라인의 각각을 교차하는 제1브리지 영역들에 관하여 엇갈린 관계로 배열됨을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 각 메모리 쎌의 상기 제1확산영역은 상기 제1인버어터를 구성하는 n채널형의 제1구동트랜지스터의 제1구동트랜지스터의 소오스 영역이며, 상기 각 메모리 쎌의 상기 제2확산영역은 상기 제2인버어터를 구성하는 n채널형의 제2구동트랜지스터의 소오스 영역임을 특징으로 하는 반도체 장치.
3. 제1항에 있어서, 상기 각 메모리 쎌의 상기 제1 및 제2인버어터들은 전원과 접속되기 위하여 상기 반도체 기판내에 형성된 제3 및 제4확산영역들을 각각 가지며, 각 제1열라인에 접한 쎌 영역들 내의 상기 제3확산영역들은 상기 각 제1열라인의 양측에 행방향에 평행한 직선관계로 배치되고, 각 제2열라인에 접한 쎌영역들내의 상기 제4확산 영역들은 상기 각 제2열라인의 양측에 상기 행방향에 평행한 직선관계로 배치됨을 특징으로 하는 반도체 장치.
4. 제3항에 있어서, 교대하는 열들의 각각에 배열된 메모리 쎌들 위의 절연층상에서 열방향으로 신장하며 상기 접지원을 공급하기 위해 상기 절연층에 형성된 접속개구들을 통해 상기 제1 및 제2브리지 영역들과 접속되는 접지 배선층과, 상기 교대하는 열들 사이의 각 열에 배열된 메모리 쎌들 위의 상기 절연층상에서 상기 열방향으로 신장하며 상기 전원을 공급하기 위해 상기 절연층에 형성된 접속 개구를 통해 상기 제3 및 제4확산영역들과 접속되는 전원 배선층을 가짐을 특징으로 하는 반도체 장치.
5. 제4항에 있어서, 상기 접지원을 공급하기 위한 상기 접속 개구들의 각각은 상기 각 교차점에 위치되고 상기 전원을 공급하기 위한 상기 접속 개구들은 상기 직선관계로 배치된 제3확산영역들과 교차하는 상기 제1열라인들 상의 부분들과 상기 직선관계로 배치된 제4확산영역들과 교차하는 상기 제2열라인들 상의 부분들에 배치됨을 특징으로 하는 반도체 장치.

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