JPS60198845A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60198845A JPS60198845A JP5561184A JP5561184A JPS60198845A JP S60198845 A JPS60198845 A JP S60198845A JP 5561184 A JP5561184 A JP 5561184A JP 5561184 A JP5561184 A JP 5561184A JP S60198845 A JPS60198845 A JP S60198845A
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- Japan
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- layer
- wiring layer
- wiring
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- layers
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- Pending
Links
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- 239000004576 sand Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 80
- 239000011229 interlayer Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特に多層配線の構造に関す
る。
る。
高密度に集積化された半導体装置においては、素子間等
の相互接続のだめの配線パターンは複雑となシ多層配線
構造が採用されてきている。これは複数の配線層を眉間
絶縁膜を介して形成し、絶縁膜に設けた開孔部を利用し
配線層相互の接続を行うものである。配線層としては主
Ｋ Ａ／が、そして層間絶縁膜としては５ｉＯｔ 、ｔ
ｋシリケートガラス（Ｐ ８ Ｇ ）、８ｔＮ ％ ポ
リイミド系樹脂等が用いられ工いる。
の相互接続のだめの配線パターンは複雑となシ多層配線
構造が採用されてきている。これは複数の配線層を眉間
絶縁膜を介して形成し、絶縁膜に設けた開孔部を利用し
配線層相互の接続を行うものである。配線層としては主
Ｋ Ａ／が、そして層間絶縁膜としては５ｉＯｔ 、ｔ
ｋシリケートガラス（Ｐ ８ Ｇ ）、８ｔＮ ％ ポ
リイミド系樹脂等が用いられ工いる。
多層配線格造においては多層になるほど段差ができやす
く、特に配線層の交差部において段差が大きくなる。
く、特に配線層の交差部において段差が大きくなる。
第１図（ａ）、 （ｂ）は従来の３層配線の一例の平面
図およびＡ−Ａ／断面図である。尚第１図（ａ）では配
線層の構造を分シやすくするための層間絶縁膜は省略し
である。
図およびＡ−Ａ／断面図である。尚第１図（ａ）では配
線層の構造を分シやすくするための層間絶縁膜は省略し
である。
第１図（ａ）、 （ｂ）において、シリコン基板１上に
は第１の配線層２と、第１の層間絶縁膜３を介し、開孔
部４によシ第１の配線層２に接続する第２の配線層５が
第１の配線層２と直交して形成されている。そしてその
上に、第２の層間絶縁膜６を介して第３の配線層７が第
２の配線層５と直交し、第１の配線層２上に形成されて
いる。このように第１の配線層２と第２の配線層５とが
その端部において開孔部４を介して接続する場合、第１
の配線層の先端の縁２ａと第２の配線層５の側面部の紛
５ａは第３の配線層の幅方向の部分において実質的に市
なるため、この上に第２の層間絶縁膜６を介して形成さ
れる第３の配線層７の段差りは極めて大きくなり、この
段差部において断線したυ短絡したりする欠点がある。
は第１の配線層２と、第１の層間絶縁膜３を介し、開孔
部４によシ第１の配線層２に接続する第２の配線層５が
第１の配線層２と直交して形成されている。そしてその
上に、第２の層間絶縁膜６を介して第３の配線層７が第
２の配線層５と直交し、第１の配線層２上に形成されて
いる。このように第１の配線層２と第２の配線層５とが
その端部において開孔部４を介して接続する場合、第１
の配線層の先端の縁２ａと第２の配線層５の側面部の紛
５ａは第３の配線層の幅方向の部分において実質的に市
なるため、この上に第２の層間絶縁膜６を介して形成さ
れる第３の配線層７の段差りは極めて大きくなり、この
段差部において断線したυ短絡したりする欠点がある。
一般に段差を少くシ、配線の断線をなくすためには、層
間絶縁膜をＰＥＧ膜で形成し加熱しリフローさせるか、
層間絶縁膜の凸部をエツチング等によシ除去する等の方
法が試みられているが、これらの方法ではそれだけ工程
が増加し、ヒートサイクルが加わる等の不都合があるた
め多層配線に応用するのは適当ではない。
間絶縁膜をＰＥＧ膜で形成し加熱しリフローさせるか、
層間絶縁膜の凸部をエツチング等によシ除去する等の方
法が試みられているが、これらの方法ではそれだけ工程
が増加し、ヒートサイクルが加わる等の不都合があるた
め多層配線に応用するのは適当ではない。
本発明の目的は、上記欠点を除去し、３層以上の配線層
が交差する交差部における段差をなだＣかとし、断線の
生じない信頼性の向上した半導体装置を提供することに
ある。
が交差する交差部における段差をなだＣかとし、断線の
生じない信頼性の向上した半導体装置を提供することに
ある。
本発明の半導体装置ｄ１．３層以上の多層配線楢造を有
し、少くとも３層の配線が交互に交差するように構成さ
れた半導体装置でおって、第１の配線層の縁と該第１の
配線層上に形成される第２の配線層の縁とは、該第２の
配線層上に形成される第３の配線層の幅方向の部分にお
いて実質的に重ならないように形成された構造となって
いる。
し、少くとも３層の配線が交互に交差するように構成さ
れた半導体装置でおって、第１の配線層の縁と該第１の
配線層上に形成される第２の配線層の縁とは、該第２の
配線層上に形成される第３の配線層の幅方向の部分にお
いて実質的に重ならないように形成された構造となって
いる。
次に本発明を実施例を甲１３、図面を参照して説明する
。
。
第２図（ａ）、 （ｂ）は本発明の一実施例の平面図お
よびＢ−Ｂ／断面図である。
よびＢ−Ｂ／断面図である。
第２図（ａ）、 （ｂ）の第１図（ａ）、 （ｂ）と異
る所は第１の配線層の先端の縁が第２の配線層の側面部
の縛とが重っていないことである。すなわち、シリコン
基板１１上には第１の配線層１２と、第１の層間５℃塚
膜１３を介して開孔部１４によシ第１の配線層１２に接
続する第２の配線層１５が、第１の配線Ｎ１２と直交し
、て形成されている。そして第２の層間絶縁膜１６を介
し、第２の配線層１５と直交し、第１の配線層１２上を
通る第３の配線層１７が形成されている。しかしながら
、第１の配線層１２の先端部（は開孔部１４を越えた長
さ方向に張出し部１２ｂが形成されているため、第１の
配線層１２の先端の縁１２ａと第２の配線層１５の側面
部のｍ１５ａとは第３の配線層１７０幅方向の部分にお
いては重ならない。従って第３の配線層１７に形成され
る段差はしｉａ、Ｌｘｂに分割されてなだらかとなる。
る所は第１の配線層の先端の縁が第２の配線層の側面部
の縛とが重っていないことである。すなわち、シリコン
基板１１上には第１の配線層１２と、第１の層間５℃塚
膜１３を介して開孔部１４によシ第１の配線層１２に接
続する第２の配線層１５が、第１の配線Ｎ１２と直交し
、て形成されている。そして第２の層間絶縁膜１６を介
し、第２の配線層１５と直交し、第１の配線層１２上を
通る第３の配線層１７が形成されている。しかしながら
、第１の配線層１２の先端部（は開孔部１４を越えた長
さ方向に張出し部１２ｂが形成されているため、第１の
配線層１２の先端の縁１２ａと第２の配線層１５の側面
部のｍ１５ａとは第３の配線層１７０幅方向の部分にお
いては重ならない。従って第３の配線層１７に形成され
る段差はしｉａ、Ｌｘｂに分割されてなだらかとなる。
このように、開孔部１４で第２の配線層１５に接続され
る第１の配線層１２の先端部に、開孔部１４を越えた長
さ方向に張出し部１２ｂを設けることにより、第３の配
線層１７に形成される段差の大きさけ２Ｎ配線の場合と
ほぼ同一となる。従って段差部における断線や短絡は極
めて少いものとなり半導体装置の生産性および信頼性は
向上したものとなる。尚、張出し部の長さは配線層の幅
の１〜３倍程程度ればよい。
る第１の配線層１２の先端部に、開孔部１４を越えた長
さ方向に張出し部１２ｂを設けることにより、第３の配
線層１７に形成される段差の大きさけ２Ｎ配線の場合と
ほぼ同一となる。従って段差部における断線や短絡は極
めて少いものとなり半導体装置の生産性および信頼性は
向上したものとなる。尚、張出し部の長さは配線層の幅
の１〜３倍程程度ればよい。
第３図（ａ）、 （ｂ）は本発明の他の実施例の平面図
およびＣ−Ｃ／断面図である。
およびＣ−Ｃ／断面図である。
第３図（ａｌ ％ （ｂｌにおいて、シリコン基板２１
上には第１の配線層２２と、第１の層間絶縁膜２３を介
し開孔部２４によシ第１の配線層２２に接続する第２の
配線層２５が、第１の配線層２２と直交して形成されて
いる。これら第１および第２の配線層の開孔部２４を越
えた長さ方向にはそれぞれ張出し部２２ｂ、２５ｂ が
形成されている。セして第２の層間絶縁膜２６上には、
第２の配線層２５に直交し第１の配線上を通る第３の配
線Ｊｊｒ ２７が形成されておシ、更に第３の配線層２
７上に形成された第３の層間絶縁膜２８上には、第３の
配線層２７と直交し、第２の配線層２５上を通る第４の
配線層２９が形成されている。
上には第１の配線層２２と、第１の層間絶縁膜２３を介
し開孔部２４によシ第１の配線層２２に接続する第２の
配線層２５が、第１の配線層２２と直交して形成されて
いる。これら第１および第２の配線層の開孔部２４を越
えた長さ方向にはそれぞれ張出し部２２ｂ、２５ｂ が
形成されている。セして第２の層間絶縁膜２６上には、
第２の配線層２５に直交し第１の配線上を通る第３の配
線Ｊｊｒ ２７が形成されておシ、更に第３の配線層２
７上に形成された第３の層間絶縁膜２８上には、第３の
配線層２７と直交し、第２の配線層２５上を通る第４の
配線層２９が形成されている。
このように構成された４層配線構造の半導体装置におい
ては、第１の配線層２２と第２の配線層２５の先端に張
出し部２２ｂ、２５ｂ がそれぞれ設けられているため
、第１の配線層２２の先端の縁２２ａと第２の配線層２
５の側面部の縁２台Ｃとは第３の配線層２７０幅方向に
おいて重なっていない。同様に第２の配線層２５の先端
の縁２５ａと第３の配線層２７の側面部の縁２７Ｃとは
第４の配線層２９の幅方向において重なっていない。
ては、第１の配線層２２と第２の配線層２５の先端に張
出し部２２ｂ、２５ｂ がそれぞれ設けられているため
、第１の配線層２２の先端の縁２２ａと第２の配線層２
５の側面部の縁２台Ｃとは第３の配線層２７０幅方向に
おいて重なっていない。同様に第２の配線層２５の先端
の縁２５ａと第３の配線層２７の側面部の縁２７Ｃとは
第４の配線層２９の幅方向において重なっていない。
従って交互に交差した上記４層の配線構造においても、
第３の配線層２７と第４の配線層２９の段差はなだらか
なものとなる。例えば第３図（ｂ）に夾すように第４の
配線層２９の段差はＬ２ａＬ２ｂおよびＬ２ｃに分割さ
れそれぞれが２層配線の場合と同様のものとなる。
第３の配線層２７と第４の配線層２９の段差はなだらか
なものとなる。例えば第３図（ｂ）に夾すように第４の
配線層２９の段差はＬ２ａＬ２ｂおよびＬ２ｃに分割さ
れそれぞれが２層配線の場合と同様のものとなる。
上記実施例のように、開孔部を用いて接続する配線層の
先端に張出し部を形成することは、例えばゲートアレイ
のように配線を電子計算機により自動的に設計する場合
は簡単であシ、従ってゲートアレイを有するマスタスラ
イス型半導体装置等の製造歩留シの向上に特に有効とな
る。
先端に張出し部を形成することは、例えばゲートアレイ
のように配線を電子計算機により自動的に設計する場合
は簡単であシ、従ってゲートアレイを有するマスタスラ
イス型半導体装置等の製造歩留シの向上に特に有効とな
る。
以上詳細に説明したように、本発明によれば、３層以上
の配線層が交差する交差部における配線層の段差をなだ
らかにし、断線の生じない信頼性の向上した半導体装置
が得られるのでその効果は大きい。
の配線層が交差する交差部における配線層の段差をなだ
らかにし、断線の生じない信頼性の向上した半導体装置
が得られるのでその効果は大きい。
第１図は従来の３層配線の一例の平面図および断面図、
第２図は本発明の一実施例の平面図および断面図、第３
図は本発明の他の実施例の平面図および断面図である。 １．１１，２１・・・・・・シリコン基板、２，１２゜
２２・・・・・・第１の配線層、 ３． １３． ２３
・・・・・・第１の層間絶縁膜、４，１４．２４・・・
・・・開孔部、５゜１５．２５・・・・・・第２の配線
層、６． １６． ２６・・・・・・第２の層間絶縁膜
、７． １７． ２７・・・・・・第３の配線層、２８
・・・・・・第３の層間絶縁膜、２９・・・・・・第４
の配線層。 箔１図 第３図
第２図は本発明の一実施例の平面図および断面図、第３
図は本発明の他の実施例の平面図および断面図である。 １．１１，２１・・・・・・シリコン基板、２，１２゜
２２・・・・・・第１の配線層、 ３． １３． ２３
・・・・・・第１の層間絶縁膜、４，１４．２４・・・
・・・開孔部、５゜１５．２５・・・・・・第２の配線
層、６． １６． ２６・・・・・・第２の層間絶縁膜
、７． １７． ２７・・・・・・第３の配線層、２８
・・・・・・第３の層間絶縁膜、２９・・・・・・第４
の配線層。 箔１図 第３図
Claims (1)
- ３層以上の多層配砂構造を有し、少くとも３１１１の配
線層が交互に交差するように構成された半導体装置にお
いて、第１の配線層の縁と該第１の配線層上に形成され
る第２の配線層の縁とは少くとも該第２の配線層上に形
成される第３の配線層の幅方向の部分において実質的に
重ならないように形成されていることを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5561184A JPS60198845A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5561184A JPS60198845A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198845A true JPS60198845A (ja) | 1985-10-08 |
Family
ID=13003556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5561184A Pending JPS60198845A (ja) | 1984-03-23 | 1984-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60198845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590539A (ja) * | 1991-09-27 | 1993-04-09 | Nec Yamagata Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563843A (en) * | 1978-11-06 | 1980-05-14 | Nippon Telegr & Teleph Corp <Ntt> | Formation of wiring conductive layer in semiconductor i.c. device |
| JPS5726454A (en) * | 1980-07-24 | 1982-02-12 | Nec Corp | Integrated circuit device |
-
1984
- 1984-03-23 JP JP5561184A patent/JPS60198845A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563843A (en) * | 1978-11-06 | 1980-05-14 | Nippon Telegr & Teleph Corp <Ntt> | Formation of wiring conductive layer in semiconductor i.c. device |
| JPS5726454A (en) * | 1980-07-24 | 1982-02-12 | Nec Corp | Integrated circuit device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0590539A (ja) * | 1991-09-27 | 1993-04-09 | Nec Yamagata Ltd | 半導体記憶装置 |
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