JPH02183536A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02183536A JPH02183536A JP344989A JP344989A JPH02183536A JP H02183536 A JPH02183536 A JP H02183536A JP 344989 A JP344989 A JP 344989A JP 344989 A JP344989 A JP 344989A JP H02183536 A JPH02183536 A JP H02183536A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 22
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多層配線構造の半導体装置に利用され、特に、
微細多層配線を可能にする半導体装置に関する。
微細多層配線を可能にする半導体装置に関する。
本発明は多層配線を有する半導体装置において、下層配
線と上層配線との接続用導電体膜が、前記下層配線の上
面と、その上面に連なる一部側面部分とを露出して形成
された層間接続孔を埋めて形成された配線間接続部を設
けることにより、配線間接続部における下層配線の幅を
大きくする必要をなくし、高集積化を図ったものである
。
線と上層配線との接続用導電体膜が、前記下層配線の上
面と、その上面に連なる一部側面部分とを露出して形成
された層間接続孔を埋めて形成された配線間接続部を設
けることにより、配線間接続部における下層配線の幅を
大きくする必要をなくし、高集積化を図ったものである
。
従来、この種の半導体装置は、第４図（ａ）および（ｂ
）に示すような配線構造を有していた。同図において、
１はシリコン基板、２はシリコン酸化膜、３は第一アル
ミ配線、４はバイアスＥＣＲ（Ｂｌｅ−ｃｔｒｏｎ Ｃ
ｙ’ｃｌｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ）ブラズ７Ｃ
ＶＤ法等により形成されたシリコン酸化膜、７は第ニア
ルミ配線、および８は層間接続孔である。
）に示すような配線構造を有していた。同図において、
１はシリコン基板、２はシリコン酸化膜、３は第一アル
ミ配線、４はバイアスＥＣＲ（Ｂｌｅ−ｃｔｒｏｎ Ｃ
ｙ’ｃｌｏｔｒｏｎ Ｒｅ５ｏｎａｎｃｅ）ブラズ７Ｃ
ＶＤ法等により形成されたシリコン酸化膜、７は第ニア
ルミ配線、および８は層間接続孔である。
本従来例においては、第一アルミ配線２と第ニアルミ配
線４との配線間接続部において、第一アルミ配線２の幅
が大きくなっている。このため、例えば、第一アルミ配
線幅を１．０μｍ、配線間隔を１．０μｍ１層間接続孔
８を１． Ｏｉｔｍ％層間接続孔８と第一アルミ配線３
との余裕を０．５μｍとすると、第一アルミ配線ピッチ
は２．５μｍとなる。
線４との配線間接続部において、第一アルミ配線２の幅
が大きくなっている。このため、例えば、第一アルミ配
線幅を１．０μｍ、配線間隔を１．０μｍ１層間接続孔
８を１． Ｏｉｔｍ％層間接続孔８と第一アルミ配線３
との余裕を０．５μｍとすると、第一アルミ配線ピッチ
は２．５μｍとなる。
前述した従来の半導体装置は、層間接続孔が下層配線に
対してずれて外抜きにならないように、層間接続孔の開
孔される下層配線部分において、回合せ余裕を考慮し配
線幅を大きくしていた。このことは、層間接続孔の設置
された部分では、設置されない部分に比べて配線ピッチ
が大きくなることを意味し、特に、半導体集積回路の高
集積化に対する主な阻害要因となる欠点があった。
対してずれて外抜きにならないように、層間接続孔の開
孔される下層配線部分において、回合せ余裕を考慮し配
線幅を大きくしていた。このことは、層間接続孔の設置
された部分では、設置されない部分に比べて配線ピッチ
が大きくなることを意味し、特に、半導体集積回路の高
集積化に対する主な阻害要因となる欠点があった。
本発明の目的は、前記の欠点を除去することにより、下
層配線の配線ピッチを大きくすることなく層間接続がで
き、高集積化を図ることができる半導体装置を提供する
ことにある。
層配線の配線ピッチを大きくすることなく層間接続がで
き、高集積化を図ることができる半導体装置を提供する
ことにある。
本発明は、半導体基板上の一主面上にそれぞれ絶縁膜を
挟んで形成された複数層の配線を有する半導体装置にお
いて、下層配線の上面およびそれに連なる一部側面部分
を露出し前記絶縁膜の一部に形成された層間接続孔に、
前記下層配線の露出箇所を覆って形成され上層配線と接
続された接続用導電体膜が埋め込まれた配線間接続部を
有することを特徴とする。
挟んで形成された複数層の配線を有する半導体装置にお
いて、下層配線の上面およびそれに連なる一部側面部分
を露出し前記絶縁膜の一部に形成された層間接続孔に、
前記下層配線の露出箇所を覆って形成され上層配線と接
続された接続用導電体膜が埋め込まれた配線間接続部を
有することを特徴とする。
接続用導電体膜、例えばタングステン膜は、下層配線の
上面とそれに連なる一部側面部分を露出して形成された
層間接続孔を埋めて形成され、前記側面部分と前記下層
配線の上面との間には層間絶縁膜が介在する構成となる
。
上面とそれに連なる一部側面部分を露出して形成された
層間接続孔を埋めて形成され、前記側面部分と前記下層
配線の上面との間には層間絶縁膜が介在する構成となる
。
従って、層間接続孔は前記下層配線の幅よりも大すなわ
ち外抜きとなり、回合せのずれを考慮した十分な大きさ
に設定できる。しかも、前記下層配線の幅はそのままで
よいことになり、結果として配線ピッチを小さくし高集
積化を図ることが可能となる。
ち外抜きとなり、回合せのずれを考慮した十分な大きさ
に設定できる。しかも、前記下層配線の幅はそのままで
よいことになり、結果として配線ピッチを小さくし高集
積化を図ることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）は本発明の一実施例を示す平面図および第
１図ら）はそのＡ−Ａ’断面図である。
１図ら）はそのＡ−Ａ’断面図である。
本実施例は、シリコン基板１上の一主面上にそれぞれ絶
縁膜としてのシリコン酸化膜２および４を挟んで形成さ
れた二層の配線としての第一アルミ配線３と、第ニアル
ミ配線７とを有する半導体装置において、 第一アルミ配線３の上面およびそれに連なる一部側面部
分を露出してシリコン酸化膜４に形成された層間接続孔
８に第一アルミ配線３の露出箇所を覆って形成され第ニ
アルミ配線７と接続された接続用導電体膜としてのタン
グステン膜５が埋め込まれた配線間接続部を有している
。
縁膜としてのシリコン酸化膜２および４を挟んで形成さ
れた二層の配線としての第一アルミ配線３と、第ニアル
ミ配線７とを有する半導体装置において、 第一アルミ配線３の上面およびそれに連なる一部側面部
分を露出してシリコン酸化膜４に形成された層間接続孔
８に第一アルミ配線３の露出箇所を覆って形成され第ニ
アルミ配線７と接続された接続用導電体膜としてのタン
グステン膜５が埋め込まれた配線間接続部を有している
。
第１図（ａ）および（ｂ）において、６はタングステン
膜５と層間接続孔８との間隙を充填して形成されたシリ
カ塗布酸化膜で、層間接続孔形成時の回合せずれにより
生じる間隙により生じる凹部を埋め、第ニアルミ配線７
が形成される面の平坦化を図るためのものであり、材料
はシリカに限らず、間隙を埋めて絶縁物を形成できるも
のであればよい。
膜５と層間接続孔８との間隙を充填して形成されたシリ
カ塗布酸化膜で、層間接続孔形成時の回合せずれにより
生じる間隙により生じる凹部を埋め、第ニアルミ配線７
が形成される面の平坦化を図るためのものであり、材料
はシリカに限らず、間隙を埋めて絶縁物を形成できるも
のであればよい。
本発明の特徴は、第１図（ａ）および（ｂ）において、
配線接続孔８の大きさを下層配線３の幅よりも大きく設
定し、それを埋め込んで、接続用導電体膜としてのタン
グステン膜５を設けたことにある。
配線接続孔８の大きさを下層配線３の幅よりも大きく設
定し、それを埋め込んで、接続用導電体膜としてのタン
グステン膜５を設けたことにある。
次に、本実施例の製造方法について、第２図（ａ）およ
び（ｂ）ならびに第３図（ａ）および（ｂ）に示す主要
工程における平面図およびそのＡ−Ａ’断面図を参照し
て説明する。
び（ｂ）ならびに第３図（ａ）および（ｂ）に示す主要
工程における平面図およびそのＡ−Ａ’断面図を参照し
て説明する。
最初、第２図（ａ）およびら）に示すように、シリコン
基板１上のシリコン酸化膜２上に膜厚０．５μｍ程度の
アルミニニウムを被着パクン化し、第一アルミ配線３を
形成する。
基板１上のシリコン酸化膜２上に膜厚０．５μｍ程度の
アルミニニウムを被着パクン化し、第一アルミ配線３を
形成する。
次に、第３図（ａ）および（ｂ）に示すように、第一ア
ルミ配線３上にバイアスＥＣＲプラズマＣＶＤ法による
シリコン酸化膜４を膜厚０．９μｍ程度形成後、第一ア
ルミ配線３の上面および一部側面を選択的に露出させ、
タングステン選択ＣＶＤ法により膜厚０．４μｍ程度の
タングステン膜５を形成する。そしてタングステン膜５
とシリコン酸化膜４との間隙をエッチバック法によりシ
リカを塗布し熱処理によりシリカ塗布酸化膜６で充填す
る。
ルミ配線３上にバイアスＥＣＲプラズマＣＶＤ法による
シリコン酸化膜４を膜厚０．９μｍ程度形成後、第一ア
ルミ配線３の上面および一部側面を選択的に露出させ、
タングステン選択ＣＶＤ法により膜厚０．４μｍ程度の
タングステン膜５を形成する。そしてタングステン膜５
とシリコン酸化膜４との間隙をエッチバック法によりシ
リカを塗布し熱処理によりシリカ塗布酸化膜６で充填す
る。
最後に、第１図（ａ）およびら）に示すように、膜厚１
．０μｍ程度のアルミニニウムを被着パタン化しタング
ステン膜５と電気的に接続される第ニアルミ配線７を形
成する。
．０μｍ程度のアルミニニウムを被着パタン化しタング
ステン膜５と電気的に接続される第ニアルミ配線７を形
成する。
本実施例において、第一アルミ配線幅を１．０μｍ１配
線間隔を１．０即、層間接続孔８を１．０μｍＸ２．０
−とすると、第一アルミ配線ピッチは２．０μｍとなる
。
線間隔を１．０即、層間接続孔８を１．０μｍＸ２．０
−とすると、第一アルミ配線ピッチは２．０μｍとなる
。
なお本実施例では第一配線および第二配線の配線材とし
てアルミニニウムを用いたが、アルミニュウムの代わり
にタングステン等の高融点金属を用いる゛こともできる
。この場合は配線の耐マイグレーション性が非常に向上
する利点がある。また、配線材料として高導電性の多結
晶シリコン等の他の導電体材料を用いる場合も同様であ
る。
てアルミニニウムを用いたが、アルミニュウムの代わり
にタングステン等の高融点金属を用いる゛こともできる
。この場合は配線の耐マイグレーション性が非常に向上
する利点がある。また、配線材料として高導電性の多結
晶シリコン等の他の導電体材料を用いる場合も同様であ
る。
以上説明したように、本発明は、層間接続孔の大きさを
下層配線の幅よりも大きくすなわち外抜きできるように
することにより、微細多層配線を実現でき、高集積化を
図ることができる効果がある。
下層配線の幅よりも大きくすなわち外抜きできるように
することにより、微細多層配線を実現でき、高集積化を
図ることができる効果がある。
第１図（ａ）および（ｂ）は本発明の一実施例を示す平
面図およびそのＡ−Ａ’断面図。 第２図（ａ）および（ｂ）はその主要製造工程における
平面図およびそのＡ−Ａ’断面図。 第３図（ａ）およびら）はその主要製造工程における平
面図およびそのＡ−Ａ’断面図。 第４図（ａ）および（ｂ）は従来例を示す平面図および
そのＢ−Ｂ’断面図。 １・・・シリコン基板、２．４・・・シリコン酸化膜、
３・・・第一アルミ配線、５・・・タングステン膜、６
・・・シリカ塗布酸化膜、７・・・第ニアルミ配線、訃
・・層間接続孔。
面図およびそのＡ−Ａ’断面図。 第２図（ａ）および（ｂ）はその主要製造工程における
平面図およびそのＡ−Ａ’断面図。 第３図（ａ）およびら）はその主要製造工程における平
面図およびそのＡ−Ａ’断面図。 第４図（ａ）および（ｂ）は従来例を示す平面図および
そのＢ−Ｂ’断面図。 １・・・シリコン基板、２．４・・・シリコン酸化膜、
３・・・第一アルミ配線、５・・・タングステン膜、６
・・・シリカ塗布酸化膜、７・・・第ニアルミ配線、訃
・・層間接続孔。
Claims (1)
- 【特許請求の範囲】 １、半導体基板上の一主面上にそれぞれ絶縁膜を挟んで
形成された複数層の配線を有する半導体装置において、 下層配線の上面およびそれに連なる一部側面部分を露出
し前記絶縁膜の一部に形成された層間接続孔に、前記下
層配線の露出箇所を覆って形成され上層配線と接続され
た接続用導電体膜が埋め込まれた配線間接続部 を有することを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003449A JP2508831B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
| US07/725,942 US5233223A (en) | 1989-01-09 | 1991-06-27 | Semiconductor device having a plurality of conductive layers interconnected via a tungsten plug |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1003449A JP2508831B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183536A true JPH02183536A (ja) | 1990-07-18 |
| JP2508831B2 JP2508831B2 (ja) | 1996-06-19 |
Family
ID=11557644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1003449A Expired - Lifetime JP2508831B2 (ja) | 1989-01-09 | 1989-01-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508831B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0426151A2 (en) * | 1989-10-31 | 1991-05-08 | Kabushiki Kaisha Toshiba | Method of manufacturing a multi-layered wiring structure of semiconductor integrated circuit device |
| US6316836B1 (en) | 1998-05-27 | 2001-11-13 | Nec Corporation | Semiconductor device interconnection structure |
| US7166923B2 (en) | 2003-03-26 | 2007-01-23 | Seiko Epson Corporation | Semiconductor device, electro-optical unit, and electronic apparatus |
| JP2013084969A (ja) * | 2005-02-03 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール、及び電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137456A (ja) * | 1986-11-29 | 1988-06-09 | Nec Corp | 半導体集積回路の製造方法 |
| JPS63269546A (ja) * | 1987-04-27 | 1988-11-07 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-01-09 JP JP1003449A patent/JP2508831B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63137456A (ja) * | 1986-11-29 | 1988-06-09 | Nec Corp | 半導体集積回路の製造方法 |
| JPS63269546A (ja) * | 1987-04-27 | 1988-11-07 | Nec Corp | 半導体装置の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0426151A2 (en) * | 1989-10-31 | 1991-05-08 | Kabushiki Kaisha Toshiba | Method of manufacturing a multi-layered wiring structure of semiconductor integrated circuit device |
| US6316836B1 (en) | 1998-05-27 | 2001-11-13 | Nec Corporation | Semiconductor device interconnection structure |
| US7166923B2 (en) | 2003-03-26 | 2007-01-23 | Seiko Epson Corporation | Semiconductor device, electro-optical unit, and electronic apparatus |
| JP2013084969A (ja) * | 2005-02-03 | 2013-05-09 | Semiconductor Energy Lab Co Ltd | 半導体装置、モジュール、及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2508831B2 (ja) | 1996-06-19 |
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