KR100236090B1

KR100236090B1 - 에스 램(sram) 셀 및 이의 제조방법

Info

Publication number: KR100236090B1
Application number: KR1019960079245A
Authority: KR
Inventors: 김동선
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1999-12-15
Anticipated expiration: 2016-12-31
Also published as: CN1187042A; US6081041A; KR19980059899A; JP3177771B2; JPH10209298A; US6238962B1; CN1107981C

Abstract

본 발명은 에스 램 셀에 관한 것으로 고집적화 및 셀의 안정화에 적당한 에스 램 셀 및 이의 제조방법을 제공하기 위한 것이다. 이를 위해서는 서로 평행하게 제1방향으로 형성되는 제1, 제2활성영역과, 제1, 제2활성영역상에 제1방향과 교차하고, 절연층을 개재하여 제2방향으로 형성되는 제1, 제2억세스 트랜지스터의 게이트전극과, 제1활성영역내에 형성되는 제1드라이브 트랜지스터의 게이트전극과, 제2활성영역내에 형성되는 제2드라이브 트랜지스터의 게이트전극을 포함하여 구성된다.

Description

에스 램 (SRAM)셀 및 이의 제조방법

본 발명은 반도체 장치 제조방법에 관한 것으로 특히, 고집적화 및 셀 안정화에 적당하도록 한 에스 램(SRAM) 셀 및 이의 제조방법에 관한 것이다.

일반적으로 SRAM은 리플레쉬(refresh) 동작이 필요없고, 동작 타이밍이 용이하다는 편리함 때문에 마이크로 컴퓨터와 엑세스 시간 및 싸이클 시간을 같게 할 수 있고 바이폴라 램과 같이 고속 동작을 실현할 수 있도록 되어 있다.

또 대형 계산기의 버퍼 메모리, 슈퍼 컴퓨터의 메인 메모리, 제어 메모리등에 광범위하게 사용되고 있다.

이와 같은 SRAM은 플립 플롭을 기본으로 하고 있으며, 그 부하 소자에 따라 E/D형 SRAM, CMOS형 SRAM, 고저항 부하형 SRAM으로 구분된다.

이하, 종래의 에스 램(SRAM) 셀을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도1은 종래 에스 램(SRAM) 셀의 등가회로도이고 도2는 종래 에스 램(SRAM)셀의 레이아웃도이다.

먼저, 종래 에스 램 셀은 도1에 도시한 바와같이 제1드라이브 트랜지스터 TD1과 제2드라이브 트랜지스터 TD2는 각각 저항 R1과 R2를 부하로 하는 인버터를 교차접속한 플립-플롭을 그 기본 셀로 한다.

여기서 각 기본셀은 제1, 제2억세스 트랜지스터(TAl, TA2)가 비트라인(B/L1, B/L2)과 접속되고 각각의 게이트는 워드라인에 접속된다.

도2는 종래 에스램 셀의 레이아웃도를 나타낸 것으로서 액티브영역들이 서로불규칙적으로 형성되어 레이아웃 설계가 복잡한 구조를 갖고 있다.

즉, 한정영역에 서로 불규칙적으로 형성된 액티브영역들과, 상기 액티브영역들의 소정부분에 각각 형성된 제1, 제2억세스 트랜지스터의 게이트전극들 및 제1, 제2드라이브 트랜지스터의 게이트전극들로 구성된다.

여기서 상기 제1억세스 트랜지스터의 게이트와, 상기 제2드라이브 트랜지스터의 게이트가 상기 제1억세스 트랜지스터의 드레인영역상에서 서로 연결된다.

그리고 상기 제2억세스 트랜지스터의 게이트와 상기 제1드라이브 트랜지스터의 게이트가 상기 제2억세스 트랜지스터의 드레인영역상에서 서로 연결된다.

상기 제2드라이브 트랜지스터의 게이트와 상기 제1드라이브 트랜지스터의 드레인이 제1콘택홀(20)을 통해 연결된다.

상기 제2드라이브 트랜지스터의 게이트와 부하저항 R1이 제2콘택홀(21)을 통해 연결된다.

이때 상기 제1콘택홀(20)과 제2콘택홀(21)은 동일 위치에 형성된다.

이와 같은 종래의 에스램의 동작은 다음과 같다.

즉, 워드라인에 하이(High)신호가 인가되면 제1, 제2억세스 트랜지스터(TAl,TA2)는 턴-온되어 상기 기본셀은 비트라인과 전기적으로 연결된다.

그리고 상기 제1드라이브 트랜지스터(TD1)가 오프상태이고 제2드라이브 트랜지스터(TD2)가 온 상태이면 비트라인(B/L2)의 데이타는 제2억세스 트랜지스터(TA2)를 통해 메모리 셀에 인가된다.

이와 반대로 비트라인(B/L1)은 제1드라이브 트랜지스터(TD1)가 오프이므로전류 패스는 없고 제1억세스 트랜지스터(TA1)에 의해 차지-업(Charge-Up)된다.

다시말해서 메모리 셀에 하이레벨의 데이타를 라이트(Write)시에는 워드라인에 임계전압 이상의 전압을 가하여 제1, 제2억세스 트랜지스터(TA1, TA2)를 턴-온 시키면 비트라인(B/L1)의 하이레벨의 데이타가 "A" 점에 인가된다.

"A"점 전위가 하이레벨이므로 이와 연결된 제2드라이브 트랜지스터(TD2)의 게이트에 하이신호가 인가되어 상기 제2드라이브 트랜지스터(TD2)를 턴-온 시킨다.

반대로 비트라인(B/L2)의 로우레벨의 데이타는 "B" 점에 인가되고 결국 제1도라이브 트랜지스터(TD1)를 턴-오프 시킨다.

이어서 데이타 리드(READ) 동작시에는 비트라인(B/L1, B/L2)를 등전위로 만들고 워드라인에 임계전압 이상의 전압을 인가하여 제1, 제2억세스 트랜지스터 (TA1, TA2)를 턴-온 시킨다.

따라서 "A" 점에서 데이타가 하이레벨이면 비트라인(B/L1)의 전위가 증가하고 반대로 "A" 점에서 데이타가 로우레벨이면 비트라인(B/L1)의 전위는 감소하게 된다.

도3은 종래의 에스 램 셀의 구조적 단면도를 나타낸 것으로서 제1도전형 반도체 기판(41) 상에 제1, 제2활성 영역을 정의하는 필드 산화막(42), 제1활성 영역 상에 형성된 억세스 트랜지스터의 게이트 전극(43)과 상기 억세스 트랜지스터의 게이트전극(43)과 일정간격을 두고 상기 필드산화막(42)을 감싸도록 제2활성영역에 형성된 드라이브 트랜지스터의 게이트 전극(44), 상기 억세스 트랜지스터의 게이트전극(43) 양측의 기판내에 형성된 제2도전형의 소오스 및 드레인 불순물영역(46,46a), 상기 드라이브 트랜지스터의 게이트전극(44)과 콘택되도록 접속홀을 갖고 상기 게이트전극들(43,44)을 포함한 전면에 형성된 절연층(47), 상기 절연층의 상측에서 상기 드라이브 트랜지스터의 게이트전극(44)과 전기적으로 접촉되도록 형성된 부하저항층(50), 상기 부하저항층(50)과 드라이브 트랜지스터의 게이트전극(44) 사이에서 각각의 것들과 서로 절연되어 형성되는 접지라인(48), 상기 제2도전형의 소오스 불순물영역과 접속홀을 통해 전기적으로 연결되는 비트라인(52)을 포함하여 구성된다.

이와같이 구성된 종래 에스 램 셀의 제조방법을 설명하면 다음과 같다.

도4a 내지 4d는 종래 에스 램 셀의 제조방법을 나타낸 공정단면도이다.

먼저, 도4a에 도시한 바와같이 필드산화막(42)에 의해 활성영역이 정의된 제1도전형 반도체기판(41) 전면에 제1폴리실리콘층을 형성한다.

그리고 상기 제1폴리실리콘층에 POCl₃도핑을 실시한다.

이어 상기 제1폴리실리콘층 상부에 감광막(도면에 도시되지 않음)을 도포한 후 억세스 트랜지스터의 게이트전극 및 드라이브 트랜지스터의 게이트전극영역을 정의한다.

그리고 사진식각 공정을 통해 불필요한 제1폴리실리콘층을 선택적으로 제거하여 억세스 트랜지스터의 게이트전극(43)과 드라이브 트랜지스터의 게이트전극(44)을 형성한다.

그리고 상기 게이트전극(43,44)들을 마스크로 이용하여 저농도의 제2도전형 불순물을 이온주입한다.

이어, 상기 게이트전극(43,44)들을 포함한 전면에 제1절연막을 증착한 후 에치백하여 억세스 트랜지스터의 게이트전극 양측에 측벽(45)을 형성한다.

상기 측벽(45)을 마스크로 이용한 고농도의 제2도전형 불순물을 이온주입을 통해 LDD구조를 갖는 소오스/드레인 불순물영역(46,46a)을 형성한다.

이때 도4a에 도시된 "가" 부분 즉, 상기 드라이브 트랜지스터의 게이트전극(44) 하측의 필드산화막(42)과 활성영역과의 경계부분의 불순물영역은 상기 제1폴리실리콘층에 도핑된 POCl₃에 의한 확산에 의해 형성된다.

이어 도4b에 도시한 바와같이 상기 억세스 트랜지스터의 게이트전극(43)과 드라이브 트랜지스터의 게이트전극(44)을 포함한 전면에 제2절연막(47)을 증착하고 그 위에 제2폴리실리콘층을 차례로 형성한다.

그리고 상기 제2폴리실리콘층 상부에 감광막(도면에 도시되지 않음)을 도포한 후 전원라인을 정의한다.

그리고 사진식각공정을 통해 패터닝하여 접지라인(48)을 형성한다.

이어 도4c에 도시한 바와같이 상기 접지라인(48)을 포함한 제2절연막(47)전면에 제3절연막(49)을 증착하고 상기 드라이브 트랜지스터의 게이트전극(44)에 접속홀을 갖도록 상기 제3, 제2절연막(49,47)을 선택적으로 제거한다.

그리고 상기 드라이브 트랜지스터의 게이트전극(44)과 전기적으로 연결되도록 제3폴리실리콘층을 형성한 후 패터닝하여 부하저항층(50)을 형성한다.

이어 도4d에 도시한 바와같이 상기 부하저항층(50)을 포함한 제3절연막(49)전면에 평탄화용 절연막(51)을 증착한다.

그리고 상기 억세스 트랜지스터의 소오스 불순물영역(46)의 반도체기판(41)이 노출되도록 접속홀을 형성한 후 접속홀을 포함한 전면에 금속층을 형성한다.

이어 상기 금속층을 패터닝하여 비트라인(52)을 형성하면 종래 에스 램 셀의 제조공정을 완료하게 된다.

그러나 상기와 같은 종래 에스 램 셀 및 이의 제조방법은 다음과 같은 문제점이 있었다.

첫째, 레이아웃도에 도시한 바와같이 액티브영역이 서로 비대칭적으로 형성되므로 이에따라 드라이브 트랜지스터들 서로가 비대칭적으로 형성되어 데이터가 불안정하다.

둘째, 레이아웃에 따른 집적도의 한계성으로 인해 드라이브 트랜지스터의 폭이 제한적이다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로서 드라이브 트랜지스터를 수직형으로 하여 집적도를 향상시키고 셀 안정화에 적당한 에스 램 셀 및 이의 제조방법을 제공하는데 그 목적이 있다.

도1은 종래 에스 램 셀의 등가회로도

도2는 종래 에스 램 셀의 레이아웃도

도3은 도2의 I - I' 선에 따른 종래 에스 램 셀의 구조 단면도

도4a 내지 도4d는 종래 에스 램 셀의 제조공정 단면도

도5는 본 발명에 따른 에스 램 단위셀의 레이아웃도

도6a는 도5의 I - I' 선에 따른 단면도

도6b는 도5의 II-II' 선에 따른 단면도

도7a 내지 7o와 7a' 내지 7o'는 도5의 I-I' 및 II-II' 선에 따른 본 발명의 에스 램 셀의 제조공정 단면도

* 도면의 주요부분에 대한 부호의 설명

50 : 제1활성영역 50a : 제2활성영역

51 : 제1드라이브 트랜지스터의 게이트전극

52 : 제2드라이브 트랜지스터의 게이트전극

53 : 억세스 트랜지스터의 게이트전극 54,54a : 제1, 제2전도체층

55,55 : 제2, 제1부하저항층 56,56a : 제1, 제2비트라인

57,57a : 제1, 제2전원라인

상기의 목적을 달성하기 위한 본 발명의 에스 램 셀은 서로 평행하게 제1방향으로 형성되는 제1, 제2활성영역과, 상기 제1, 제2활성영역상에 상기 제1 방향과 교차하고, 절연층을 개재하여 제2방향으로 형성되는 제1, 제2억세스 트랜지스터의 게이트전극과, 상기 제1활성영역내에 형성되는 제1드라이브 트랜지스터의 게이트전극과, 상기 제2활성영역내에 형성되는 제2드라이브 트랜지스터의 게이트전극을 포함하여 구성되고 본 발명의 에스 램 셀 제조방법은 제1도전형 반도체기판에 일정 깊이의 제2도전형 웰을 형성하는 스텝, 상기 제2도전형 웰에 필드산화막을 형성하여 제1활성영역과 제2활성영역을 정의하고 각 활성영역의 제2도전형 웰을 소정영역 제거하여 트랜치를 형성하는 스텝, 상기 트랜치를 포함한 전면에 제1전도층을 형성하고 패터닝하여 제1, 제2, 제3게이트전극을 형성하는 스텝, 상기 제1, 제2, 제3게이트전극 양측의 활성영역에 제1도전형의 불순물을 주입하여 소오스/드레인 불순물영역을 형성한 후 전면에 제1절연층을 형성하는 스텝, 상기 제1, 제2게이트전극과 드레인영역이 노출되도록 접속홀을 형성한 후 상기 접속홀을 통해 그들과 전기적으로 연결되는 제1, 제2전도체층을 형성하는 스텝, 상기 제1, 제2전도체층을 포함한 전면에 제2절연층을 형성하고 상기 드레인영역 상측의 전도체층의 표면이 노출되도록 접속홀을 형성하는 스텝, 상기 접속홀을 통해 상기 제1, 제2전도체층과 각각 전기적으로 연결되는제1, 제2부하저항층과, 상기 제1, 제2부하저항층들을 포함한 전면에 제3절연층을 형성한 후 소오스 불순물영역이 노출되도록 접속홀을 형성하고 상기 소오스불순물영역과 연결되는 제1, 제2비트라인을 형성하는 스텝, 상기 제1, 제2비트라인을 포함한 전면에 제4절연층을 형성한 후 상기 제1, 제2부하저항층과 각각 연결되는 제1, 제2전원라인을 형성하는 스텝을 포함하여 이루어진다.

이하 본 발명의 에스 램 셀 및 이의 제조방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.

도5는 본 발명에 따른 에스 램의 단위셀의 레이아웃도이다.

도5에 도시한 바와같이 서로 격리되어 평행하게 형성된 제1활성영역(50)과 제2활성영역(50a), 상기 제1활성영역(50)과 제2활성영역(50a)에 대응되어 각각의 활성영역상에 형성되는 제1, 제2드라이브 트랜지스터의 게이트전극(51,52), 상기 제1, 제2활성영역(50,50a)에 수직한 방향에 걸쳐 형성된 억세스 트랜지스터의 게이트전극(53)으로 구성된다.

여기서 제1드라이브 트랜지스터의 소오스 및 드레인은 상기 제1활성영역(50)내에 형성된다.

제2드라이브 트랜지스터의 소오스 및 드레인은 상기 제2활성영역(50a)내에 형성된다.

그리고 상기 제1드라이브 트랜지스터의 게이트전극(51)과 제2드라이브 트랜지스터의 게이트전극(52)는 해당 활성영역내에서 엇갈리어 형성된다.

따라서 상기 제1드라이브 트랜지스터의 드레인과 상기 제2드라이브 트랜지스터의 게이트전극(52)이 서로 일직선상에 형성되고 상기 제2드라이브 트랜지스터의 드레인과 상기 제1드라이브 트랜지스터의 게이트전극(51)이 서로 일직선상에 형성된다.

여기서 상기 제1드라이브 트랜지스터의 게이트전극과 상기 제2드라이브 트랜지스터의 드레인을 전기적으로 연결시키기 위해 제1전도체층(54)이 형성된다.

그리고 상기 제2드라이브 트랜지스터의 게이트전극(52)과 상기 제1드라이브 트랜지스터의 드레인을 전기적으로 연결시키기 위해 제2전도체층(54a)이 형성된다.

이때 상기 제1전도체층(54)과 제2전도체층(54a)은 상기 제1, 제2활성영역(56,56a)에 수직한 방향으로 형성된다.

상기 각 드라이브 트랜지스터의 게이트전극상에 형성된 접속홀을 통해 제1, 제2전도체층(54,54a)과 전기적으로 연결되는 제1, 제2부하저항층(55a,55)이 형성된다.

그리고 상기 억세스 트랜지스터의 소오스와 접속홀을 통해 연결되고 상기 억세스 트랜지스터의 게이트전극(53)과 수직한 방향으로 제1, 제2비트라인 (56,56a)이 형성된다.

상기 각 드라이브 트랜지스터의 드레인상에 형성된 접속홀을 통해 상기 각 부하저항층(55,55a)과 전기적으로 연결하는 제1, 제2전원라인(57,57a)이 형성된다.

이와같은 본 발명의 에스램에서 제1, 제2드라이브 트랜지스터의 게이트전극(51,52)들은 상기 기판내에 트랜치를 형성한 후 상기 트랜치를 충분히 포함하도록 게이트전극물질을 패터닝하여 형성한다.

도6a 내지 6b는 도5의 I-I' 및 II-II' 선에 따른 단면도이다.

먼저 도6a는 도5의 I-I' 선에 따른 단면을 도시한 것으로서 필드영역과 활성영역이 정의된 제1도전형 반도체기판(61)내에 일정깊이로 형성된 제2도전형 웰(61a), 상기 활성영역의 제2도전형 웰(61a)을 통해 제1도전형의 반도체기판(61)까지 형성된 트랜치, 상기 트랜치 및 그 주변을 충분히 포함하도록 형성된 제1드라이브 트랜지스터의 게이트전극(62), 상기 제1드라이브 트랜지스터의 게이트전극(62) 일측의 제1도전형 반도체기판(61)상에 형성된 억세스 트랜지스터의 게이트전극(63), 상기 제1드라이브 트랜지스터의 게이트전극(62) 및 상기 억세스트랜지스터의 게이트전극(63) 양측 기판내에 형성된 제1도전형 제1불순물영역(64)과 제1도전형 제2불순물영역(64a), 상기 제1드라이브 트랜지스터의 게이트전극(62) 및 상기 제1도전형 제2불순물영역(64a)과 각각의 접속홀을 통해 연결된 제1, 제2전도체층(65,65a)들, 상기 제1전도체층(65)상에 절연층을 사이에 두고 형성된 제1부하저항층(66), 상기 제2전도체층(65a)과 접속홀을 통해 연결된 제2부하저항층(66a), 상기 억세스 트랜지스터의 게이트전극(63)양측 기판내에 형성된 제1도전형 제1불순물영역(64)과 접속홀을 통해 연결된 제1비트 라인(67), 상기 제1비트라인(67) 상측에서 절연층을 사이에 두고 일정 폭을 갖고 서로 격리 형성된 제1, 제2전원라인들(68,68a)을 포함하여 구성된다.

여기서 상기 억세스 트랜지스터의 게이트전극(63) 및 제1드라이브 트랜지스터의 게이트전극(62)과 상기 제2도전형 웰(61a)사이에는 게이트절연막(69)이 개재된다.

상기 제1전도체층(65)은 제1드라이브 트랜지스터의 게이트전극(62)과 제2 드라이브 트랜지스터의 드레인(도면에 도시되지 않음)을 전기적으로 연결시키고, 제2전도체층(65a)은 상기 제1드라이브 트랜지스터의 드레인전극과 제2드라이브 트랜지스터의 게이트전극(도면에 도시되지 않음)을 전기적으로 연결시킨다.

또한 상기 트랜치의 깊이는 상기 제2도전형 웰(61a)의 깊이 이상으로 하여 제1도전형의 기판(61)이 충분히 노출되도록 한다.

한편 도6b는 도5의 II-II' 선에 따른 단면을 도시한 것으로서 필드영역과 제1, 제2활성영역이 정의된 제1도전형 반도체기판(61)내에 일정깊이로 형성된 제2도전형 웰(61a), 상기 제1활성영역의 제2도전형 웰(61a)을 통해 제1도전형의 반도체기판(61)까지 형성된 트랜치, 상기 트랜치 및 그 주변의 제1활성영역 소정영역상에 형성된 게이트절연막(69), 상기 게이트절연막(69) 양측의 제1활성영역 및 상기 제2활성영역내에 형성된 제1도전형의 제1, 제2불순물영역(64,64a), 상기 트랜치 및 제1활성영역을 충분히 포함하도록 형성된 제2드라이브 트랜지스터의 게이트전극(62), 상기 제2드라이브 트랜지스터의 게이트전극(62) 상측과 상기 제1도전형 제2불순물영역(64a)상에서 접속홀을 통해 그들 서로가 연결되도록 형성된 제2전도체층(65a), 상기 제1도전형 제2불순물영역(64a) 상측의 제2전도체층(65a)과 접속홀을 통해 연결된 제2부하저항층(66a), 상기 제2부하저항층(66a)상에서 절연막을 사이에 두고 서로 분리되어 일정 폭을 갖고 형성된 제1, 제2비트라인들(67,67a), 상기 제1, 제2비트라인들(67,67a)을 포함한 전면에 형성된 절연막을 통해 상기 제2부하저항층(66a)과 연결되는 제2전원라인(68a)을 포함하여 구성된다.

여기서 상기 트랜치의 깊이는 상기 제2도전형 웰(61a)의 깊이 이상으로 하여 상기 제1도전형 반도체기판(61)이 충분히 노출되도록 한다.

그리고 상기 접속홀은 절연막을 증착한 후 형성하고자 하는 접속홀의 폭 만큼 절연막을 제거하여 정의한다.

그리고 상기 제2부하저항층(66a)은 제1드라이브 트랜지스터의 드레인전극을 접속홀을 통해 상기 제2전원라인(68)과 연결시킨다.

이와같이 구성된 본 발명의 에스 램 셀 제조방법은 다음과 같다.

도7a 내지 7o와 7a' 내지 7o'는 도5의 I-I' 및 II-II' 선에 따른 본 발명의 에스 램 셀 제조방법을 나타낸 공정단면도이다.

먼저, 본 발명의 에스 램 셀 제조방법은 도7a 및 7a'에 도시한 바와같이 제1도전형 반도체기판(71)에 제2도전형의 불순물 이온을 주입하여 일정깊이를 갖는 제2도전형 웰(71a)을 형성한다.

다음, 도7b 및 7b'에 도시한 바와같이 제2도전형 웰(71a)에 선택적으로 필드이온을 주입하여 필드산화막(72)을 형성하므로서 활성영역을 정의한다.

이어 도7c 및 7c'에 도시한 바와같이 활성영역의 기판을 제2도전형 웰(71a)의 깊이 이상으로 식각하여 트랜치(73)를 형성하므로서 제1도전형 반도체기판(71)을 노출시킨다.

그리고 도7d 및 7d'에 도시한 바와같이 트랜치(73)를 포함한 활성영역상에 게이트절연막(74)을 증착한 후 상기 게이트절연막(74)을 포함한 전면에 제1전도층(75)을 형성한다.

다음, 도7e 및 7e'에 도시한 바와같이 상기 제1전도층(75)을 패터닝하여 각각 억세스 트랜지스터의 게이트전극(75a)과 드라이브 트랜지스터의 게이트전극(75b)을 형성한다.

그리고 상기 억세스 트랜지스터의 게이트전극(75a)과 드라이브 트랜지스터의게이트전극(75b)을 마스크로 이용하여 상기 제2도전형 웰(71a)내의 활성영역에 제1도전형의 제1불순물영역(76)과 제2불순물영역(76a)을 형성한다.

여기서 도7e의 제1도전형의 제1불순물영역(76)은 상기 억세스 트랜지스터의 드레인이고 제1도전형의 제2불순물영역(76a)는 제1드라이브 트랜지스터의 드레인이다.

그리고 도7e'의 제1도전형 제2불순물영역(76a)은 상기 제1드라이브 트랜지스터의 드레인이다.

이어, 도7f 및 7f'에 도시한 바와같이 기판을 포함한 전면에 제1절연막(77)을 형성한다.

여기서 도7f에 도시한 바와같이 제1도전형의 제1불순물영역(76)과 제2불순물영역(76a)의 표면이 노출되도록 상기 제1절연막(77)을 선택적으로 식각하여 콘택홀을 형성한다.

그리고 상기 콘택홀을 포함한 전면에제2절연막(78)을 증착한다.

이와 마찬가지로 도7f'에 도시한 바와같이 상기 제1절연막(77)을 선택적으로 제거하여 제1도전형의 제2불순물영역(76a)을 노출시킨 다음 전면에 제2절연막(78)을 증착한다.

다음, 도7g 및 7g'에 도시한 바와같이 상기 드라이브 트랜지스터의 게이트전극(75b)상의 제1절연막(77)과 제2절연막(78) 그리고 상기 제1도전형 제2불순물영역(76a)상의 제2절연막(78)을 선택적으로 제거하여 제1접속홀(79)들을 형성한다.

이어 도7h 및 7h'에 도시한 바와같이 제1접속홀(79)들을 통해 상기 드라이브 트랜지스터의 게이트전극(75b)과 제1도전형 제2불순물영역(76a)에 각각 연결되도록 제1전도체층(80)과 제2전도체층(80a)을 형성한다.

여기서 도7h는 도5의 I-I' 선에 따른 단면이므로 제1전도층(80)과 제2전도층(80a)이 모두 도시되지만 도7h'는 도5의 II-II' 선에 따른 단면이므로 제2전도층(80a)만이 도시된다.

그리고 도7h'에 도시된 제2전도층(80a)은 상기 드라이브 트랜지스터의 게이트전극(75b)과 또 다른 드라이브 트랜지스터(도면에 도시되지 않음)의 드레인을 전기적으로 연결시켜 준다.

이어, 도7i 및 7i'에 도시한 바와같이 상기 제1, 제2전도체층(80,80a)을 포함한 전면에 제3절연층(81)과 제4절연층(81a)을 차례로 형성한 후 도7i'에 도시한 바와같이 상기 제4절연층(81a)의 일정영역만이 남도록 에치백한다.

이때 도7i에 도시한 바와같이 제4절연층(81a)은 에치백되어 없어지므로 도면에는 도시되지 않는다.

이어서, 도7j 및 7j'에 도시한 바와같이 상기 제3절연층(81)을 선택적으로 제거하여 제2접속홀(82a)들을 형성한다.

여기서 상기 도7j에 도시한 바와같이 제1도전형 제2불순물영역(76a)과 전기적으로 연결된 제2전도체층(80a)이 노출되도록 상기 제3절연층(81)을 선택적으로 제거하고 이와 마찬가지로 도7j'에 도시한 바와같이 제1도전형 제2불순물영역(76a)과 전기적으로 연결된 제2전도체층(80a)이 노출되도록 상기 제3절연층(81)을 선택적으로 제거한다.

이어 도7k 및 7k'에 도시한 바와같이 상기 제2접속홀(82)을 통해 상기 제1전도체층(80) 및 제2전도체층(80a)과 전기적으로 연결되도록 제1, 제2부하 저항층(83,83a)을 형성한다.

이때 도7k에 도시한 바와같이 상기 제2전도체층(80a)상에는 제2부하저항층(83a)이 패터닝되고 상기 제1전도체층(80)상에는 제3절연막(81)을 사이에 두고 제1부하 저항층(83)이 패터닝된다.

상기 제1부하 저항층(83)은 상기 제2드라이브 트랜지스터의 드레인쪽에 형성된 접속홀을 통해 제1전도체층(80)과 전기적으로 연결된다.

그리고 도7k'에 도시한 바와같이 상기 제2드라이브 트랜지스터의 게이트전극(75b)과 제1드라이브 트랜지스터의 드레인을 전기적으로 연결시키는 제2전도체층(80a)은 상기 제1드라이브 트랜지스터의 드레인쪽에 형성된 접속홀을 통해 제2부하 저항층(83a)에 연결된다.

이어 도7l 및 7l'에 도시한 바와같이 상기 제1, 제2부하 저항층(83,83a)들을 포함한 전면에 제5절연막(84)을 형성한다.

여기서 도7l에 도시한 바와같이 상기 억세스 트랜지스터의 게이트전극(75a)양측의 활성영역에 형성된 제1도전형 제1불순물영역(76)중 소오스로 사용되는일 불순물영역이 노출되도록 상기 제5절연막(84)을 선택적으로 제거하여 제3접속홀(85)을 형성한다.

이어, 도7m 및 7m'에 도시한 바와같이 상기 제3접속홀(85)을 포함한 전면에 전도성물질을 증착하고 패터닝하여 제1비트라인(86) 및 제2비트라인(86a)을 형성한다.

여기서 도7m'에 도시한 바와같이 상기 제5절연막(84) 상부에는 제1억세스 트랜지스터의 소오스쪽의 접속홀을 통해 연결된 제1비트라인(86)과 제2억세스 트랜지스터(도면에 도시되지 않음)의 소오스쪽의 접속홀을 통해 연결된 제2비트라인(86a)이 모두 도시되지만 도7m에는 제1비트라인(86)만이 도시된다.

이어, 도7n 및 7n'에 도시한 바와같이 상기 제1, 제2비트라인(86,86a)들을 포함한 전면에 제6절연막(87)을 증착한 후 도7n'에 도시한 바와같이 상기 제6절연막(87)과 제5절연막(84)을 선택적으로 제거하여 상기 제2드라이브 트랜지스터의 게이트쪽의 상기 제2부하 저항층(83a)의 소정부분이 노출되도록 제4접속홀(88)을 형성한다.

다음, 도7o 및 7o'에 도시한 바와같이 상기 제4접속홀(88)을 포함한 제6절연막(87) 전면에 전원라인 물질을 증착하고 패터닝하여 제1, 제2전원라인(89,89a)을 형성한다.

이상 상술한 바와같이 본 발명의 에스 램 셀 및 이의 제조방법은 다음과 같은 효과가 있다.

첫째, 드라이브 트랜지스터를 수직구조로 형성함에 따라 셀 사이즈를 감소시킬 수 있어 집적도를 향상시킨다.

둘째, 드라이브 트랜지스터의 폭을 크게하여 전류 드라이빙을 크게 하므로 셀 안정화를 향상시킨다.

세째, 반도체기판을 접지단으로 사용하므로 접지단 저항을 감소시킨다.

네째, 드라이브 트랜지스터의 비대칭성을 개선시킨다.

Claims

기판상에 형성되고 기판과 반대도전형의 웰영역과, 상기 웰 영역내에 형성되는 제1, 제2억세스 트랜지스터의 액티브 영역들과, 상기 액티브 영역들상에 형성되는 제1, 제2억세스 트랜지스터의 게이트 전극들과, 상기 웰 영역을 관통하도록 형성되며 상기 제1, 제2억세스 트랜지스터의 일측단자에 각각 연결되는 제1, 제2드라이브 트랜지스터의 게이트 전극들과, 상기 제1제2억세스 트랜지스터의 일측단자에 전기적으로 연결되는 제1제2부하 저항층들과, 상기 제1, 제2억세스 트랜지스터의 타측단자에 연결되는 제1, 제2비트라인들을 포함하여 구성되는 것을 특징으로 하는 에스램 셀.
서로 평행하게 제1방향으로 형성되는 제1활성영역과 제2활성영역, 상기 제1방향과 교차하여 제2방향으로 형성되는 제1, 제2억세스 트랜지스터의 게이트전극들, 상기 제1억세스 트랜지스터의 드레인 영역의 제1활성영역에 상기 기판에 수직하게 형성되는 제1드라이브 트랜지스터의 게이트 전극과 소오스 및 드레인영역, 상기 제2억세스 트랜지스터의 드레인영역의 제2활성영역에 상기 기판에 수직하게 형성되는 제2드라이브 트랜지스터의 게이트전극과 소오스 및 드레인영역, 상기 제1드라이브 트랜지스터의 게이트전극과 상기 제1드라이브 트랜지스터의 게이트전극과 상기 제2드라이브 트랜지스터의 드레인영역을 연결하는 제1접속홀, 상기 제2드라이브 트랜지스터의 게이트전극상에서 상기 제2드라이브 트랜지스터의 게이트 전극과 상기 제1드라이브 트랜지스터의 드레인영역을 연결하는 제2접속홀, 상기 제1억세스 트랜지스터의 드레인영역상에서 제2드라이브 트랜지스터의 드레인 영역과 제1드라이브 트랜지스터의 게이트전극을 연결하는 제3접속홀, 상기 제2억세스 트랜지스터의 드레인영역상에서 상기 제1드라이브 트랜지스터의 드레인영역과 제2드라이브 트랜지스터의 게이트전극을 연결하는 제4접속홀, 상기 제1, 제2활성영역상에서 상기 활성영역들에 수직한 방향으로 형성되는 제1, 제2부하저항층, 상기 제1, 제2억세스 트랜지스터의 소오스전극상의 접속홀을 통해 상기 활성영역의 방향으로 형성되는제1, 제2비트라인들 그리고 상기 제1, 제2부하저항층상에 형성되는 제1, 제2전원라인들을 포함하여 구성되는 것을 특징으로 하는 에스램 셀.
제2항에 있어서, 상기 제1, 제2억세스 트랜지스터의 게이트 라인과 기판 사이에는 절연층이 개재되는 것을 특징으로 하는 에스램 셀.
제2항에 있어서, 상기 제1접속홀과 제3접속홀이 동일한 접속홀이고 상기 제2접속홀과 제4접속홀이 동일하 접속홀인 것을 특징으로 하는 에스램 셀.
제4항에 있어서, 상기 제1, 제3접속홀을 통해 제1드라이브 트랜지스터의 게이트전극과 제2드라이브 트랜지스터의 드레인영역을 연결하는 것은 제1전도체층인 것을 특징으로 하는 에스램 셀.
제4항에 있어서, 상기 제2, 제4접속홀을 통해 제1드라이브 트랜지스터의 게이트전극과 제1드라이브 트랜지스터의 드레인영역을 전기적으로 연결하는 것은 제2전도체층인 것을 특징으로 하는 에스램 셀.
제5항에 있어서, 상기 제1전도체층은 접속홀을 통해 제1부하 저항층과 연결되는 것을 특징으로 하는 에스램 셀.
제6항에 있어서, 상기 제2전도체층은 접속홀을 통해 제2부하 저항층과 연결되는 것을 특징으로 하는 에스램 셀.
제7항에 있어서, 상기 접속홀은 제2드라이브 트랜지스터의 드레인영역상에 위치하는 것을 특징으로 하는 에스램 셀.
제8항에 있어서, 상기 접속홀은 제1드라이브 트랜지스터의 드레인영역상에 위치하는 것을 특징으로 하는 에스램 셀.
제1도전형 반도체 기판내에 일정깊이로 형성된 제2도전형 웰, 상기 제2도전형 웰을 통해 제1도전형의 반도체 기판까지 형성된 트랜치와, 상기 트랜치 및 그 주변을 층분히 포함하도록 형성된 제1드라이브 트랜지스터의 게이트 전극과, 상기 제1드라이브 트랜지스터의 게이트전극 일측의 제1도전형 반도체기판상에 형성된 억세스 트랜지스터의 게이트 전극과, 상기 제1드라이브 트랜지스터의 게이트전극 및 상기 억세스 트랜지스터의 게이트전극 양측의 기판내에 형성된 제1도전형 제1불순물영역, 제1도전형 제2불순물영역과, 상기 제1드라이브 트랜지스터의 게이트전극 및 상기 제1도전형 제2불순물영역상에 형성된 각각의 접속홀을 통해 그들과 전기적으로 연결되는 제1, 제2전도체층들과, 상기 제1전도체층상에서 절연층을 사이에 두고 형성된 제1부하저항층과 상기 제2전도층과 접속홀을 통해 전기적으로 연결된 제2부하저항층, 상기 억세스 트랜지스터의 양측 기판내에 형성된 제1도전형 제1불순물 영역과 접속홀을 통해 연결된 비트라인과 그리고 비트라인 상측에서 절연층을 사이에 두고 일정폭을 갖고 서로 격리형성된 제1, 제2전원라인들을 포함하여 구성됨을 특징으로 하는 에스램 셀.
제11항에 있어서, 상기 제1부하저항층은 상기 제1드라이브 트랜지스터의 드레인영역상에 형성된 접속홀을 통해 제2전도체층과 연결되고 제2부하저항층은 상기 제2드라이브 트랜지스터의 드레인영역상에 형성된 접속홀을 통해 제1전도체층과 연결되는 것을 특징으로 하는 에스램 셀.
제11항에 있어서, 상기 트랜치의 깊이는 제2도전형 웰의 깊이 이상으로함을 특징으로 하는 에스램 셀.
제11항에 있어서, 상기 제1도전형 제1불순물영역은 상기 억세스 트랜지스터의 소오스영역임을 특징으로 하는 에스램 셀.
제11항에 있어서, 상기 제1도전형 제2불순물영역은 상기 제1드라이브 트랜지스터의 드레인영역임을 특징으로 하는 에스램 셀.
제11항에 있어서, 상기 억세스 트랜지스터의 게이트전극 및 제1드라이브 트랜지스터의 게이트전극과 기판 사이에는 절연막이 개재되는 것을 특징으로 하는 에스램 셀.
제11항에 있어서, 상기 제1도전형 제2불순물영역과 연결된 제2전도체층은 또 다른 드라이브 트랜지스터의 게이트전극과 전기적으로 연결됨을 특징으로 하는 에스램 셀.
제11항에 있어서, 상기 제1전도체층은 또 다른 드라이브 트랜지스터의 드레인과 전기적으로 연결됨을 특징으로 하는 에스램 셀.
필드영역과 제1, 제2활성영역이 정의된 제1도전형 반도체기판내에 일정깊이로 형성된 제2도전형 웰과, 상기 제1활성영역의 제2도전형 웰을 통해 제1도전형의 반도체기판까지 형성된 트랜치와, 상기 트랜치 및 그 주변의 제1활성영역 소정영역상에 형성된 게이트절연막과, 상기 게이트 절연막 양측의 제1활성영역과 제2활성영역내에 각각 형성된 제 l 도전형의 제1, 제2불순물영역과, 상기 트랜치 및 제1활성영역을 충분히 포함하도록 형성된 드라이브 트랜지스터의 게이트전극과, 상기 드라이브 트랜지스터의 게이트전극 상측과 상기 제1도전형 제2불순물영역상에 형성된 접속홀을 통해 그들 서로를 연결시키는 제1전도체층과, 상기 제1도전형 제2불순물영역 상측의 제1전도체층과 접속홀을 통해 연결된 제2부하저항층과, 상기 제2부하저항층상에서 절연막을 사이에 두고 서로 격리되어 형성된 제1, 제2비트라인들과, 상기 제1, 제2비트라인들을 포함한 전면에 형성된 절연막을 통해 상기 제2 부하저항층과 연결된 전원라인을 포함하여 구성됨을 특징으로 하는 에스램 셀.
제19항에 있어서, 상기 트랜치의 깊이는 상기 제2도전형의 웰의 깊이 이상으로 함을 특징으로 하는 에스램 셀.
제1도전형 반도체기판에 일정깊이의 제2도전형의 웰을 형성하는 스텝, 상기 제2도전형 웰에 필드산화막을 형성하여 제1활성영역과 제2활성영역을 정의하고 각 활성영역의 제2도전형 웰을 소정영역 제거하여 트랜치를 형성하는 스텝, 상기 트랜치를 포함한 전면에 제1전도층을 형성하고 패터닝하여 제1, 제2, 제3게이트전극을 형성하는 스텝, 상기 제1, 제2, 제3게이트전극 양측의 활성영역에 제1도전형의 불순물을 주입하여 소오스/드레인 불순물영역을 형성한 후 전면에 제1절연층을 형성하는 스텝, 상기 제1, 제2게이트전극과 드레인영역이 노출되도록 접속홀을 형성한 후 상기 접속홀을 통해 그들과 전기적으로 연결되는 제1, 제2전도체층을 형성하는 스텝, 상기 제1, 제2전도체층을 포함한 전면에 제2절연층을 형성하고 상기 드레인영역 상측의 전도체층의 표면이 노출되도록 접속홀을 형성하는 스텝, 상기 접속홀을 통해 상기 제1, 제2전도체층과 각각 전기적으로 연결되는 제2, 제1부하저항층을 형성하는 스텝과, 상기 제2, 제1부하저항층들을 포함한 전면에 제3절연층을 형성한 후 소오스 불순물영역이 노출되도록 접속홀을 형성하고 상기 소오스 불순물영역과 연결되는 제1, 제2비트라인을 형성하는 스텝과, 상기 제1, 제2비트라인을 포함한 전면에 제4절연층을 형성한 후 상기 제1, 제2부하저항층과 각각 연결되는 제1, 제2전원라인을 형성하는 스텝을 포함하여 이루어짐을 특징으로 하는 에스램 셀 제조방법.
제21항에 있어서, 상기 제1게이트전극은 억세스 트랜지스터의 게이트전극이고 제2, 제3게이트전극은 드라이브 트랜지스터의 게이트전극임을 특징으로하는 에스램 셀 제조방법.
제21항에 있어서, 상기 트랜치는 상기 제2도전형의 웰의 깊이 이상으로 식각하여 제1도전형의 반도체기판이 충분히 노출되도록 형성함을 특징으로 하는 에스램 셀 제조방법.
제21항에 있어서, 상기 제2, 제1부하저항층은 상기 제1, 제2전도층,제1, 제2전원라인과 각각 전기적으로 연결되도록 형성함을 특징으로 하는 에스램 셀 제조방법.
제21항에 있어서, 상기 제1, 제2, 제3게이트전극은 상기 기판과의 사이에 게이트절연막을 사이에 두고 형성함을 특징으로 하는 에스램 셀 제조방법.