JPS6057673A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPS6057673A JPS6057673A JP58165435A JP16543583A JPS6057673A JP S6057673 A JPS6057673 A JP S6057673A JP 58165435 A JP58165435 A JP 58165435A JP 16543583 A JP16543583 A JP 16543583A JP S6057673 A JPS6057673 A JP S6057673A
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- gate
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000009792 diffusion process Methods 0.000 claims description 29
- 239000010410 layer Substances 0.000 description 41
- 230000003071 parasitic effect Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＭＯ８型半導体装置に関し、特に不揮発性半導
体記憶装置を含むＭＯ８型半導体装置に関する。
体記憶装置を含むＭＯ８型半導体装置に関する。
従来、ＭＯＳ）う／ジスタ奮用いて構成される不揮発性
半導体記憶装置においては、情報のＹ）込み、および消
去に際し、拡散層あるいはゲートに高電圧が印加される
ため、素子分離領域を介して隣合った拡散層の一方に高
電圧が印加され、他方の拡散層がより低い電位に保たれ
た場合、両者の拡散層と絶縁膜を介して交差する配線層
に高電圧が印加されると、寄生ＭＩＳ）ランジスタか導
通状態となり、リーク電流が流れるため拡散層の電位が
低下してしまう欠点があった。
半導体記憶装置においては、情報のＹ）込み、および消
去に際し、拡散層あるいはゲートに高電圧が印加される
ため、素子分離領域を介して隣合った拡散層の一方に高
電圧が印加され、他方の拡散層がより低い電位に保たれ
た場合、両者の拡散層と絶縁膜を介して交差する配線層
に高電圧が印加されると、寄生ＭＩＳ）ランジスタか導
通状態となり、リーク電流が流れるため拡散層の電位が
低下してしまう欠点があった。
１例として、フローティング・ゲート構造を持ち、ゲー
ト絶縁膜の一部に薄い絶縁１換を有し、ファウラー・ノ
ルドハイＡ （Ｆｏｗｌｅｒ −Ｎｏｒｄｈｅｉｍ ）
型トンネル電流を用いて電気的に書込み・消去を行なう
メモリ・トランジスタのアレイについて説明する。
ト絶縁膜の一部に薄い絶縁１換を有し、ファウラー・ノ
ルドハイＡ （Ｆｏｗｌｅｒ −Ｎｏｒｄｈｅｉｍ ）
型トンネル電流を用いて電気的に書込み・消去を行なう
メモリ・トランジスタのアレイについて説明する。
第１図は従来の不揮発性半導体記憶装置の１ビット分の
メモリトランジスタとセレクトトランジスタの結線図で
ある。
メモリトランジスタとセレクトトランジスタの結線図で
ある。
第１図において、１〜３はセレクトトランジスタ、４は
メモリトランジスタであり、Ｘｉはワード線に、Ｙｉは
ビット線に接続する。メモリトランジスタ４のフローテ
ィング・ゲートに電子を注入する場合（ここでは消去と
呼ぶ）には、トランジスタ４のゲート端子■。０に高電
圧を印加し、トランジスタｌのドレイン端子ＶＩ）（Ｉ
：接地する。
メモリトランジスタであり、Ｘｉはワード線に、Ｙｉは
ビット線に接続する。メモリトランジスタ４のフローテ
ィング・ゲートに電子を注入する場合（ここでは消去と
呼ぶ）には、トランジスタ４のゲート端子■。０に高電
圧を印加し、トランジスタｌのドレイン端子ＶＩ）（Ｉ
：接地する。
また逆に、フローティング・ゲートから電子を抽出する
場合（ここでは書込みと呼ぶ）にはドレイン端子ＶＤに
高電圧を印加しゲート端子■。Ｇを接地することにより
、薄いゲート絶縁膜に高電界全印加し、それぞれの方向
に電子の移動を行なう。
場合（ここでは書込みと呼ぶ）にはドレイン端子ＶＤに
高電圧を印加しゲート端子■。Ｇを接地することにより
、薄いゲート絶縁膜に高電界全印加し、それぞれの方向
に電子の移動を行なう。
第２図（ａ） 、 （ｂ）は第１図に示す回路を半導体
基板に実現したものの平面図及びＡ−Ａ’断面図である
。ただし、第１図のトランジスタｌが省略されている。
基板に実現したものの平面図及びＡ−Ａ’断面図である
。ただし、第１図のトランジスタｌが省略されている。
第２図（ａ） 、 （ｂ）において、５はＰ型シリコン
基板、６はゲート絶縁ｊ換、８は層間絶縁膜、１０．１
１はＮｍ拡散層、１２はフローティング・ゲート、１３
は制御ゲーｉ、１４は第１配線層のゲート、１５はコン
タクト孔、１６は第２の配線層の金属配線である。
基板、６はゲート絶縁ｊ換、８は層間絶縁膜、１０．１
１はＮｍ拡散層、１２はフローティング・ゲート、１３
は制御ゲーｉ、１４は第１配線層のゲート、１５はコン
タクト孔、１６は第２の配線層の金属配線である。
この半導体装量において、メモＩＪ ）ランジスタの消
去を行う場合、拡散層１１を接地し、制御ゲート１３に
高電圧を印加するが、同時に拡散層１０とゲート１４に
も高電圧を印加する必要があるだめ、この時にゲート１
４に対して拡散層ｔｏ、１１をそれぞれドレイン、ソー
スとしフィールド絶縁膜７をゲート絶縁膜とする寄生Ｍ
ＩＳＩ−ランジスタがその閾値電圧を越えて導通状態と
なす、リーク電流がドレインである拡散層ｌＯとソース
である拡散層１１の間を流れ、制御ゲー？１３に十分な
高電圧が印加できなくなる場合かある。同様のリークは
制御ゲー１１３による寄生ＭＩＳ トランジスタでも発
生する。
去を行う場合、拡散層１１を接地し、制御ゲート１３に
高電圧を印加するが、同時に拡散層１０とゲート１４に
も高電圧を印加する必要があるだめ、この時にゲート１
４に対して拡散層ｔｏ、１１をそれぞれドレイン、ソー
スとしフィールド絶縁膜７をゲート絶縁膜とする寄生Ｍ
ＩＳＩ−ランジスタがその閾値電圧を越えて導通状態と
なす、リーク電流がドレインである拡散層ｌＯとソース
である拡散層１１の間を流れ、制御ゲー？１３に十分な
高電圧が印加できなくなる場合かある。同様のリークは
制御ゲー１１３による寄生ＭＩＳ トランジスタでも発
生する。
このような現象は、特に大容量のデノ（イスにおいて、
全てのメモリトランジスタを同時に消去するような場合
に、その影響が無視できないものとなる。
全てのメモリトランジスタを同時に消去するような場合
に、その影響が無視できないものとなる。
ここで寄生ＭＩＳトランジスタの閾値電圧を高め、導通
状態になりに＜＜Ｌ、り一り電流が流れるのゲ防止する
ためには素子分離領域のチャンネルストッパーの不純物
濃度を高め、あるいはフィールド絶縁膜の膜厚を厚くす
ることが考えられるが、従来の方法の延長技術では何れ
の方法も効果は僅かであシ、まｆｃＰ−Ｎ接合耐圧の低
下や微細素子間分離が困難になる等の幣害を伴なうとい
う問題がめった。
状態になりに＜＜Ｌ、り一り電流が流れるのゲ防止する
ためには素子分離領域のチャンネルストッパーの不純物
濃度を高め、あるいはフィールド絶縁膜の膜厚を厚くす
ることが考えられるが、従来の方法の延長技術では何れ
の方法も効果は僅かであシ、まｆｃＰ−Ｎ接合耐圧の低
下や微細素子間分離が困難になる等の幣害を伴なうとい
う問題がめった。
本発明の目的は、上記欠点を除去し、寄生Ｍ、ＩＳトラ
ンジスタの閾値電圧を高め、リーク電流を防止したＭＯ
８型半導体装置を提供することにある。
ンジスタの閾値電圧を高め、リーク電流を防止したＭＯ
８型半導体装置を提供することにある。
本発明のＭＯ８型半導体装置は、２層以上の配線層を有
する不揮発性半導体記憶装置において、情報の書込みあ
るいは消去のための高電圧が印加される第１の拡散層と
、これよりも低い電位の第２の拡散層とが素子分離領域
を介して隣合い、前記第１及び第２の拡散層と絶縁膜を
介して交差する如く配置された第１の配線層が、前記第
１．第２の拡散層の間の位置で第１の領域、第２の領域
の２つに切断２分離され、前記第１の配線層よりも上層
に位置する第２の配線層によって、前記切断２分離され
た第１の配線層の第１の領域、第２の領域が電気的に結
合されることにより構成される。
する不揮発性半導体記憶装置において、情報の書込みあ
るいは消去のための高電圧が印加される第１の拡散層と
、これよりも低い電位の第２の拡散層とが素子分離領域
を介して隣合い、前記第１及び第２の拡散層と絶縁膜を
介して交差する如く配置された第１の配線層が、前記第
１．第２の拡散層の間の位置で第１の領域、第２の領域
の２つに切断２分離され、前記第１の配線層よりも上層
に位置する第２の配線層によって、前記切断２分離され
た第１の配線層の第１の領域、第２の領域が電気的に結
合されることにより構成される。
以下、本発明の実施例について、図面ｋｇ照して説明す
る。
る。
第３図（ａ） 、 （ｂ）は本発明の一実施例の平面図
及びＢ−Ｂ／の断面図である。
及びＢ−Ｂ／の断面図である。
Ｐ型シリコン基板５には情報の書込みあるいは消去のた
めの高電圧が印加される第１の拡散層１０とこれよりも
低い電位の第２の拡散層１１とが素子分離領域であるフ
ィールド絶縁膜７會介して隣合わせて形成され、第１及
び第２の拡散層１０゜１１とフィールド絶縁膜７を介し
て交差する如く配置された第１の配線層のゲート配線１
４が、第１の拡散層１０と第２の拡散層１１の間のフィ
ールド絶縁膜７の位置で切断分離され、分離された第１
の領域１４ａ、第２の領域１４ｂは、第１の配線層よシ
上層に位置する第２の配線層である金属配線１６’によ
り電気的に接続されている。こ＼で８は層間絶縁膜でお
り、１５は層間絶縁膜に設けられたコンタクト孔である
。
めの高電圧が印加される第１の拡散層１０とこれよりも
低い電位の第２の拡散層１１とが素子分離領域であるフ
ィールド絶縁膜７會介して隣合わせて形成され、第１及
び第２の拡散層１０゜１１とフィールド絶縁膜７を介し
て交差する如く配置された第１の配線層のゲート配線１
４が、第１の拡散層１０と第２の拡散層１１の間のフィ
ールド絶縁膜７の位置で切断分離され、分離された第１
の領域１４ａ、第２の領域１４ｂは、第１の配線層よシ
上層に位置する第２の配線層である金属配線１６’によ
り電気的に接続されている。こ＼で８は層間絶縁膜でお
り、１５は層間絶縁膜に設けられたコンタクト孔である
。
以上説明した本発明の一実施例の構造はフィールド絶縁
膜７と層間絶縁膜８を加え合せた膜厚が寄生ＭＩＳ ト
ランジスタの絶縁膜厚となるため他の素子に影響を与え
ることなく極めて容易にその閾値電圧を飛躍的に高める
ことができ、リーク電流を防止することが可能になった
。
膜７と層間絶縁膜８を加え合せた膜厚が寄生ＭＩＳ ト
ランジスタの絶縁膜厚となるため他の素子に影響を与え
ることなく極めて容易にその閾値電圧を飛躍的に高める
ことができ、リーク電流を防止することが可能になった
。
以上説明したとおり、本発明によれば、寄生ＭＩ８ ）
ランジスタの閾値電圧を高め、リーク電流を防止したＭ
、０８型半導体装置を容易に得ることができる。
ランジスタの閾値電圧を高め、リーク電流を防止したＭ
、０８型半導体装置を容易に得ることができる。
第１図は従来の不揮発性半導体装置の１ビット分のメモ
リトランジスタとセレクトトランジスタの結線図、第２
図（ａ） 、 （ｂ）は第１図に示す回路を半導体基板
に実現したものの平面図及び断面図、第３図（ａ） 、
（ｂ）は本発明の一実施例の平面図及び断面図である
。 １〜３・・・・・・セレクトトランジスタ、４・・・・
・・メモリトランジスタ、５・・・・・・Ｐ型シリコン
基板、６・・・・・・ゲート絶縁膜、７・・・・・・フ
ィールド絶縁膜、８・・・・・・層間絶縁膜、１０・・
・・・・第１の拡散層、１１・・・・・・第２の拡散層
１． ｌ ２・・・・・・フローティングゲート、１３
・・・・・・制御ゲート、１４・・・・・ゲート（第１
の配線層）、ｉ ４ ａ 、 ｌ ４ ｂ ・・・、−
・ゲート（第１配線層の第１の領域及び第２の領域）、
１５・・・・・・コンタクト孔、１６・−・・・・金属
配線（第２の配線層）、１６′・・・・・・金属配線（
１４ａ 、１４ｂを接続する第２の配線層）。 案２図 第３図
リトランジスタとセレクトトランジスタの結線図、第２
図（ａ） 、 （ｂ）は第１図に示す回路を半導体基板
に実現したものの平面図及び断面図、第３図（ａ） 、
（ｂ）は本発明の一実施例の平面図及び断面図である
。 １〜３・・・・・・セレクトトランジスタ、４・・・・
・・メモリトランジスタ、５・・・・・・Ｐ型シリコン
基板、６・・・・・・ゲート絶縁膜、７・・・・・・フ
ィールド絶縁膜、８・・・・・・層間絶縁膜、１０・・
・・・・第１の拡散層、１１・・・・・・第２の拡散層
１． ｌ ２・・・・・・フローティングゲート、１３
・・・・・・制御ゲート、１４・・・・・ゲート（第１
の配線層）、ｉ ４ ａ 、 ｌ ４ ｂ ・・・、−
・ゲート（第１配線層の第１の領域及び第２の領域）、
１５・・・・・・コンタクト孔、１６・−・・・・金属
配線（第２の配線層）、１６′・・・・・・金属配線（
１４ａ 、１４ｂを接続する第２の配線層）。 案２図 第３図
Claims (1)
- ２層以上の配線層を有する不揮発性半導体記憶装置にお
いて、情報の書込み、あるいは消去のだめの高電圧が印
加される第１の拡散層とこれよりも低い電位の第２の拡
散層とが素子分離領域を介して隣合い、前記第１および
第２の拡散層と絶縁膜を介して交差する如く配置された
第１の配線層が前記第１．第２の拡散層の間の位置で第
１の領域、第２の領域の２つに切断・分離され、前記第
１の配線層よシも上層に位置する第２の配線層によって
、前記切断・分離された第１の配線層の第１の領域、第
２の領域が電気的に結合されていることを特徴とするＭ
Ｏ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165435A JPS6057673A (ja) | 1983-09-08 | 1983-09-08 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165435A JPS6057673A (ja) | 1983-09-08 | 1983-09-08 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6057673A true JPS6057673A (ja) | 1985-04-03 |
Family
ID=15812370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165435A Pending JPS6057673A (ja) | 1983-09-08 | 1983-09-08 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057673A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62246295A (ja) * | 1986-04-17 | 1987-10-27 | 松下電器産業株式会社 | 放電ランプ点灯装置 |
| JPS62246294A (ja) * | 1986-04-17 | 1987-10-27 | 松下電器産業株式会社 | 放電ランプ点灯装置 |
| JPS63301493A (ja) * | 1987-05-30 | 1988-12-08 | Kagenari Kokuno | 放電灯の電力制御方法及びその方法に使用する電子バラスト |
| JPH0244297U (ja) * | 1988-09-21 | 1990-03-27 | ||
| JPH038299A (ja) * | 1989-06-02 | 1991-01-16 | Koito Mfg Co Ltd | 車輌用高圧放電灯の点灯回路 |
| EP0977265A1 (en) * | 1998-07-30 | 2000-02-02 | STMicroelectronics S.r.l. | Circuit structure comprising a parasitic transistor having a very high threshold voltage |
| JP2007184612A (ja) * | 2005-12-29 | 2007-07-19 | Magnachip Semiconductor Ltd | 不揮発性半導体メモリ装置 |
| JP2008002098A (ja) * | 2006-06-20 | 2008-01-10 | Shin Nikkei Co Ltd | 指挟み防止装置及びこれを備えたドア構造 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826432A (ja) * | 1971-08-11 | 1973-04-07 | ||
| JPS5055280A (ja) * | 1973-09-12 | 1975-05-15 |
-
1983
- 1983-09-08 JP JP58165435A patent/JPS6057673A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826432A (ja) * | 1971-08-11 | 1973-04-07 | ||
| JPS5055280A (ja) * | 1973-09-12 | 1975-05-15 |
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| JPS62246294A (ja) * | 1986-04-17 | 1987-10-27 | 松下電器産業株式会社 | 放電ランプ点灯装置 |
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| JPH0244297U (ja) * | 1988-09-21 | 1990-03-27 | ||
| JPH038299A (ja) * | 1989-06-02 | 1991-01-16 | Koito Mfg Co Ltd | 車輌用高圧放電灯の点灯回路 |
| EP0977265A1 (en) * | 1998-07-30 | 2000-02-02 | STMicroelectronics S.r.l. | Circuit structure comprising a parasitic transistor having a very high threshold voltage |
| US6642582B1 (en) | 1998-07-30 | 2003-11-04 | Stmicroelectronics S.R.L. | Circuit structure with a parasitic transistor having high threshold voltage |
| JP2007184612A (ja) * | 2005-12-29 | 2007-07-19 | Magnachip Semiconductor Ltd | 不揮発性半導体メモリ装置 |
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