JPS623457B2 - - Google Patents
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- JPS623457B2 JPS623457B2 JP57127420A JP12742082A JPS623457B2 JP S623457 B2 JPS623457 B2 JP S623457B2 JP 57127420 A JP57127420 A JP 57127420A JP 12742082 A JP12742082 A JP 12742082A JP S623457 B2 JPS623457 B2 JP S623457B2
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- JP
- Japan
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- ram
- signal
- input
- address
- data
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/02—Digital function generators
- G06F1/03—Digital function generators working, at least partly, by table look-up
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/14—Picture signal circuitry for video frequency region
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Picture Signal Circuits (AREA)
- Processing Of Color Television Signals (AREA)
- Mobile Radio Communication Systems (AREA)
- Microcomputers (AREA)
- Color Television Image Signal Generators (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、高速デジタル信号処理装置に、更
に具体的にはビデオ信号のような入力信号から出
力信号を発生するためにルツクアツプ表を利用す
る形式の処理装置に関するものである。
に具体的にはビデオ信号のような入力信号から出
力信号を発生するためにルツクアツプ表を利用す
る形式の処理装置に関するものである。
従来の技術では、デジタル信号の高速処理に読
出し専用メモリ（ROM）を使用することが知ら
れている。ROMは、たとえばICマスクの形状或
いは電気的に開路できる内部フユーズによつて固
有の記憶位置に予め記憶させたデータを持つてい
るメモリである。
出し専用メモリ（ROM）を使用することが知ら
れている。ROMは、たとえばICマスクの形状或
いは電気的に開路できる内部フユーズによつて固
有の記憶位置に予め記憶させたデータを持つてい
るメモリである。
第１図に示すように、ビデオ信号のようなデジ
タル信号が８ビツト入力端子１０に並列に印加さ
れそこからROM１４の８ビツトアドレス入力１
２へ送られる。このデジタルビデオ信号は、たと
えば或るクロツク周波数で動作しているＡ／Ｄ変
換器（図示せず）から到来するものである。この
変換器の入力にはアナログビデオ信号が供給さ
れ、この入力ビデオ信号はサンプルされ次いでク
ロツク周波数で８ビツトに量子化（256のグレー
レベル）される。このADC（図示せず）を駆動
するクロツクはROM１４の読出し入力１６にも
供給される。ROMアドレス１２に供給される可
能性のある各信号値に対しては、データの入つた
対応ROM記憶位置（以下単にROM位置または位
置という）があり、このデータは８ビツトROM
データ出力１８へ読出され更にそこから８ビツト
出力端子２０へ送出される。通常、テレビジヨン
用としては線路２０は８ビツト幅であらが、他の
値をとることもできる。
タル信号が８ビツト入力端子１０に並列に印加さ
れそこからROM１４の８ビツトアドレス入力１
２へ送られる。このデジタルビデオ信号は、たと
えば或るクロツク周波数で動作しているＡ／Ｄ変
換器（図示せず）から到来するものである。この
変換器の入力にはアナログビデオ信号が供給さ
れ、この入力ビデオ信号はサンプルされ次いでク
ロツク周波数で８ビツトに量子化（256のグレー
レベル）される。このADC（図示せず）を駆動
するクロツクはROM１４の読出し入力１６にも
供給される。ROMアドレス１２に供給される可
能性のある各信号値に対しては、データの入つた
対応ROM記憶位置（以下単にROM位置または位
置という）があり、このデータは８ビツトROM
データ出力１８へ読出され更にそこから８ビツト
出力端子２０へ送出される。通常、テレビジヨン
用としては線路２０は８ビツト幅であらが、他の
値をとることもできる。
入力信号に対して行なわれる処理はROM１４
中に記憶されているデータによつて決まる。たと
えば、各ROM位置に記憶されているデータがそ
の位置のアドレスの２分の１を表わす値であつた
とすれば、出力は入力の２分の１を表わすことに
なり、ROM１４は２：１減衰器として働く。ま
た他の振幅処理機能を行なうこともできる。たと
えば、振幅制限を行なうために、幾つかのROM
位置に記憶されているデータはそれらの位置のア
ドレスの２分の１を表わす値である。しかし、或
る特定値を超える値をアドレスするためのROM
位置はすべてこの特定値の２分の１を表わすデー
タを含んでいる。これによつて、その制限値まで
２分の１の直線的な利得が与えられ、その値を超
えると利得は増大しない。同様にして、各ROM
位置に或る固定オフセツト値とそれらの位置のア
ドレスとの和を表わすデータを記憶させることに
より、ペデスタル機能を発生させることができ
る。各ROM位置に記憶される値を平方根関数の
ような所定の対数ガンマ関数に従つてセツトする
ことにより、ガンマ補正を行なうことができる。
中に記憶されているデータによつて決まる。たと
えば、各ROM位置に記憶されているデータがそ
の位置のアドレスの２分の１を表わす値であつた
とすれば、出力は入力の２分の１を表わすことに
なり、ROM１４は２：１減衰器として働く。ま
た他の振幅処理機能を行なうこともできる。たと
えば、振幅制限を行なうために、幾つかのROM
位置に記憶されているデータはそれらの位置のア
ドレスの２分の１を表わす値である。しかし、或
る特定値を超える値をアドレスするためのROM
位置はすべてこの特定値の２分の１を表わすデー
タを含んでいる。これによつて、その制限値まで
２分の１の直線的な利得が与えられ、その値を超
えると利得は増大しない。同様にして、各ROM
位置に或る固定オフセツト値とそれらの位置のア
ドレスとの和を表わすデータを記憶させることに
より、ペデスタル機能を発生させることができ
る。各ROM位置に記憶される値を平方根関数の
ような所定の対数ガンマ関数に従つてセツトする
ことにより、ガンマ補正を行なうことができる。
上記の従来方式にはROMメモリ中の伝達関数
が固定されたものであるという欠点がある。たと
えば、ビジコンから取出される３種の色を表わす
信号中の一つに対し、それぞれ利得制御、ペデス
タル制御およびガンマ制御の作用をする上記のよ
うな３個の同一ROMを使用する場合には、これ
らのROMに入力する３種の信号レベルを規準化
するために、このADCの前にアナログ制御器を
設けねばならない。この様な規準化を行なわない
と、その伝達関数を変動する条件に合うように変
化させることができないため、上記のような
ROMは使用できない。もち論、これらのROMを
スミスおよびマーロウ両氏の米国特許第4316219
号に記載されているように変えることもできる。
これによれば別の用途に使うときにROMを改変
することは可能であるが、使用中の変動に関する
問題は解決できない。
が固定されたものであるという欠点がある。たと
えば、ビジコンから取出される３種の色を表わす
信号中の一つに対し、それぞれ利得制御、ペデス
タル制御およびガンマ制御の作用をする上記のよ
うな３個の同一ROMを使用する場合には、これ
らのROMに入力する３種の信号レベルを規準化
するために、このADCの前にアナログ制御器を
設けねばならない。この様な規準化を行なわない
と、その伝達関数を変動する条件に合うように変
化させることができないため、上記のような
ROMは使用できない。もち論、これらのROMを
スミスおよびマーロウ両氏の米国特許第4316219
号に記載されているように変えることもできる。
これによれば別の用途に使うときにROMを改変
することは可能であるが、使用中の変動に関する
問題は解決できない。
従つて、使用中に伝達関数を変えることのでき
る信号処理装置の出現が要望されている。この発
明では、特に、信号処理を中断することなく伝達
関数を連読的に変えることができる。
る信号処理装置の出現が要望されている。この発
明では、特に、信号処理を中断することなく伝達
関数を連読的に変えることができる。
この発明のデジタル・ルツクアツプ表信号処理
装置は、各々がアドレスを有し且つ入来信号によ
つて選択されたアドレスの内容を表わすデータを
出力端子において生成する第１及び第２のRAM
（例えばRAM２２x，２２y）と；上記第１及び第
２のRAM間で上記入来信号を切換える手段（例
えばスイツチ３２０，３３０）と；制御信号の源
（例えば利得符号器３２、ペデスタル符号器３
４、ガンマ符号器３５）と；所定のアルゴリズム
に従つて上記制御信号から上記アドレスの適切な
新しい内容を得るための手段（例えばブロツク３
００）と；上記第１及び第２のRAMのうちの上
記入来信号を処理しない方のものに上記新しい内
容を記憶させるための手段（例えばスイツチ３０
４，３０６）と；を具えている。
装置は、各々がアドレスを有し且つ入来信号によ
つて選択されたアドレスの内容を表わすデータを
出力端子において生成する第１及び第２のRAM
（例えばRAM２２x，２２y）と；上記第１及び第
２のRAM間で上記入来信号を切換える手段（例
えばスイツチ３２０，３３０）と；制御信号の源
（例えば利得符号器３２、ペデスタル符号器３
４、ガンマ符号器３５）と；所定のアルゴリズム
に従つて上記制御信号から上記アドレスの適切な
新しい内容を得るための手段（例えばブロツク３
００）と；上記第１及び第２のRAMのうちの上
記入来信号を処理しない方のものに上記新しい内
容を記憶させるための手段（例えばスイツチ３０
４，３０６）と；を具えている。
この発明の実施例を説明する前に、この発明に
関連する、テレビジヨン・カメラの一つのチヤン
ネルに使用するための装置（ハードウエア）の一
例を第２図に示す。
関連する、テレビジヨン・カメラの一つのチヤン
ネルに使用するための装置（ハードウエア）の一
例を第２図に示す。
第１図のROM１４はRAM２２で置換されて、
使用中データ入力１０とデータ出力２０の間の伝
達関数を制御し得るようになつている。正常な動
作期間中、たとえばカメラ管とＡ／Ｄ変換器（図
示せず）からの８ビツトデジタルビデオ信号がデ
ータ入力１０に印加され、そこから８ビツトスイ
ツチ２４（各データビツトに対し１個づつ８極を
持つ）の極Ａに供給される。スイツチ２４の端子
０はRAM２２のアドレス入力１２に結合されて
いる。RAM２２の読出しクロツク入力１６には
データクロツク信号が供給される。スイツチ２４
がＡ位置にあれば入力データがRAM２２のアド
レス入力１２に供給される。RAM２２の読出
し／書込み制御入力３０はスイツチ２８の端子０
に結合され、またスイツチ２８のＡ極は接地され
ている。スイツチ２８がこのＡ極の位置にあれ
ば、読出し／書込み制御入力３０は接地されて
RAM２２は読出しモードになる。RAM２２に対
するアドレスとして印加される入力データの各値
に対して、対応する記憶位置があり、そこには前
以つて記憶された伝達関数によるデータが入つて
いる。アドレス端子１０に印加されたビデオ信号
の値に対応する記憶位置に記憶されているデータ
は、各クロツクパルス毎にRAM２２のデータ端
子１８に現われる。RAM２２のデータ端子１８
は８ビツトスイツチ２６の端子０に結合されてい
る。スイツチ２６のＡ極はデータ出力２０に結合
されている。スイツチ２６がＡの位置にあるとき
RAM２２のデータ端子１８はデータ出力２０に
結合される。
使用中データ入力１０とデータ出力２０の間の伝
達関数を制御し得るようになつている。正常な動
作期間中、たとえばカメラ管とＡ／Ｄ変換器（図
示せず）からの８ビツトデジタルビデオ信号がデ
ータ入力１０に印加され、そこから８ビツトスイ
ツチ２４（各データビツトに対し１個づつ８極を
持つ）の極Ａに供給される。スイツチ２４の端子
０はRAM２２のアドレス入力１２に結合されて
いる。RAM２２の読出しクロツク入力１６には
データクロツク信号が供給される。スイツチ２４
がＡ位置にあれば入力データがRAM２２のアド
レス入力１２に供給される。RAM２２の読出
し／書込み制御入力３０はスイツチ２８の端子０
に結合され、またスイツチ２８のＡ極は接地され
ている。スイツチ２８がこのＡ極の位置にあれ
ば、読出し／書込み制御入力３０は接地されて
RAM２２は読出しモードになる。RAM２２に対
するアドレスとして印加される入力データの各値
に対して、対応する記憶位置があり、そこには前
以つて記憶された伝達関数によるデータが入つて
いる。アドレス端子１０に印加されたビデオ信号
の値に対応する記憶位置に記憶されているデータ
は、各クロツクパルス毎にRAM２２のデータ端
子１８に現われる。RAM２２のデータ端子１８
は８ビツトスイツチ２６の端子０に結合されてい
る。スイツチ２６のＡ極はデータ出力２０に結合
されている。スイツチ２６がＡの位置にあるとき
RAM２２のデータ端子１８はデータ出力２０に
結合される。
スイツチ２４，２６および２８はすべて制御入
力Ｃを具えており、論理“０”に相当する電圧
（TTL論理回路の場合は大地電位）がこの制御入
力に印加されると、そのスイツチはＡ極位置をと
る。論理“１”に相当する電圧（TTL論理回路
の場合＋５ボルト）がこの制御入力に印加される
と、スイツチはＢ極位置をとる。このスイツチは
機械的スイツチとして図示されているが、好まし
い実施形態においてはこれらスイツチ２４，２６
および２８は電子スイツチであると理解された
い。
力Ｃを具えており、論理“０”に相当する電圧
（TTL論理回路の場合は大地電位）がこの制御入
力に印加されると、そのスイツチはＡ極位置をと
る。論理“１”に相当する電圧（TTL論理回路
の場合＋５ボルト）がこの制御入力に印加される
と、スイツチはＢ極位置をとる。このスイツチは
機械的スイツチとして図示されているが、好まし
い実施形態においてはこれらスイツチ２４，２６
および２８は電子スイツチであると理解された
い。
スイツチ２４，２６および２８の制御端子には
フリツプ・フロツプ４４の出力が結合されてお
り、このフリツプ・フロツプ４４がリセツトされ
るとこれらのスイツチには論理“０”が印加され
る。この場合、これらスイツチはすべてＡ極位置
をとり、装置は上述のように動作する。
フリツプ・フロツプ４４の出力が結合されてお
り、このフリツプ・フロツプ４４がリセツトされ
るとこれらのスイツチには論理“０”が印加され
る。この場合、これらスイツチはすべてＡ極位置
をとり、装置は上述のように動作する。
RAM２２の内容に変化を生じない限り、この
装置は第１図のROM１４が行なうように正確に
動作して、プログラムされている関数に従つて振
幅変化を与える。
装置は第１図のROM１４が行なうように正確に
動作して、プログラムされている関数に従つて振
幅変化を与える。
特定チヤンネルのカメラ管のペデスタルまたは
利得機能が変わるとすれば、そのプログラムすな
わちRAM２２の伝達関数を変えることが必要に
なる。これらの変化は普通はカメラの使用中に現
われる。その使用者は、通常、所要の伝達関数を
分析しRAMをプログラムする装置を持つていな
い。従つて、使用者に販売されるカメラは伝達関
数を調整するための何かの手段を具えなければな
らない。理想的な形としては、この手段は、使用
者が良く知つているアナログペデスタル制御機能
または利得制御機能と同様なやり方で調整する制
御器を持つものが良い。
利得機能が変わるとすれば、そのプログラムすな
わちRAM２２の伝達関数を変えることが必要に
なる。これらの変化は普通はカメラの使用中に現
われる。その使用者は、通常、所要の伝達関数を
分析しRAMをプログラムする装置を持つていな
い。従つて、使用者に販売されるカメラは伝達関
数を調整するための何かの手段を具えなければな
らない。理想的な形としては、この手段は、使用
者が良く知つているアナログペデスタル制御機能
または利得制御機能と同様なやり方で調整する制
御器を持つものが良い。
この変化は、利得およびペデスタル用のデジタ
ルシヤフト符号器３２および３４に、それぞれ新
しい利得およびペデスタル値を入力することによ
り開始される。この新しい利得またはペデスタル
値はそれぞれ８ビツトの出力３６と３８に現わ
れ、８ビツト乗算器４０と８ビツト加算器４２の
各８ビツト入力にそれぞれ印加される。符号器３
２と３４は、また、その出力４６と４８とに、こ
れら符号器８ビツト出力３６と３８からそれぞれ
得られる新しい値を持つていることを示す信号を
発生する。この新値出力４６と４８はORゲート
６０の第１と第２の入力にそれぞれ結合されてい
る。ORゲート６０の出力はANDゲート５０の１
入力に印加されるストローブ（同期ゲート）信号
である。ゲート５０の他方の入力は、カメラ中の
同期回路（図示せず）から垂直帰線消去信号を受
入れる。ゲート５０の出力は負荷指令信号を供給
し、この信号は、有効なビデオ期間中の伝達関数
の変化に起因して表示画面中に生ずる可能性のあ
る乱れを除くために、垂直帰線消去期間中だけ生
ずるものである。この負荷指令信号は、要すれ
ば、数個の水平帰線消去期間中に生ずるようにす
ることができる。
ルシヤフト符号器３２および３４に、それぞれ新
しい利得およびペデスタル値を入力することによ
り開始される。この新しい利得またはペデスタル
値はそれぞれ８ビツトの出力３６と３８に現わ
れ、８ビツト乗算器４０と８ビツト加算器４２の
各８ビツト入力にそれぞれ印加される。符号器３
２と３４は、また、その出力４６と４８とに、こ
れら符号器８ビツト出力３６と３８からそれぞれ
得られる新しい値を持つていることを示す信号を
発生する。この新値出力４６と４８はORゲート
６０の第１と第２の入力にそれぞれ結合されてい
る。ORゲート６０の出力はANDゲート５０の１
入力に印加されるストローブ（同期ゲート）信号
である。ゲート５０の他方の入力は、カメラ中の
同期回路（図示せず）から垂直帰線消去信号を受
入れる。ゲート５０の出力は負荷指令信号を供給
し、この信号は、有効なビデオ期間中の伝達関数
の変化に起因して表示画面中に生ずる可能性のあ
る乱れを除くために、垂直帰線消去期間中だけ生
ずるものである。この負荷指令信号は、要すれ
ば、数個の水平帰線消去期間中に生ずるようにす
ることができる。
ゲート５０からのこの負荷信号はフリツプフロ
ツプ４４のセツト入力Ｓに供給される。フリツプ
フロツプ４４はスイツチ２４，２６および２８を
制御する出力信号を生成する。上記の様に、フリ
ツプフロツプ４４が“セツト”状態のときはスイ
ツチ２４，２６および２８はすべてＢ極位置をと
る。電源５２はスイツチ２８のＢ極にある電圧を
印加する。スイツチ２８がＢ極位置にあれば、
RAM２２の読出し／書込み制御入力３０には、
電源５２から、RAM２２を書込みモードにする
電圧が供給される。フリツプフロツプ４４はアド
レス発生器５４のリセツト入力Ｒにも結合されて
いる。フリツプフロツプ４４が“セツト”状態の
ときアドレス発生器５４は零にリセツトされる。
負荷クロツク発生器（図示せず）から入力５６に
受入れられる負荷クロツクパルス信号は、RAM
２２の書込みクロツク入力５８とアドレス発生器
５４のクロツク入力Ｃに供給される。アドレス発
生器５４の出力５９は、スイツチ２４のＢ極と乗
算器４０の第２入力に結合されている。
ツプ４４のセツト入力Ｓに供給される。フリツプ
フロツプ４４はスイツチ２４，２６および２８を
制御する出力信号を生成する。上記の様に、フリ
ツプフロツプ４４が“セツト”状態のときはスイ
ツチ２４，２６および２８はすべてＢ極位置をと
る。電源５２はスイツチ２８のＢ極にある電圧を
印加する。スイツチ２８がＢ極位置にあれば、
RAM２２の読出し／書込み制御入力３０には、
電源５２から、RAM２２を書込みモードにする
電圧が供給される。フリツプフロツプ４４はアド
レス発生器５４のリセツト入力Ｒにも結合されて
いる。フリツプフロツプ４４が“セツト”状態の
ときアドレス発生器５４は零にリセツトされる。
負荷クロツク発生器（図示せず）から入力５６に
受入れられる負荷クロツクパルス信号は、RAM
２２の書込みクロツク入力５８とアドレス発生器
５４のクロツク入力Ｃに供給される。アドレス発
生器５４の出力５９は、スイツチ２４のＢ極と乗
算器４０の第２入力に結合されている。
アドレス発生器５４は、10進数０〜255を表わ
す２進アドレス信号を負荷クロツク周波数で順次
供給する。スイツチ２４がＢ極位置にあるとき、
これらのアドレス信号はRAM２２のアドレス入
力１２に印加される。負荷クロツク発生器周波数
は、発生器５４が垂直帰線消去期間中に255個の
アドレスを生ずるように選ばれる。
す２進アドレス信号を負荷クロツク周波数で順次
供給する。スイツチ２４がＢ極位置にあるとき、
これらのアドレス信号はRAM２２のアドレス入
力１２に印加される。負荷クロツク発生器周波数
は、発生器５４が垂直帰線消去期間中に255個の
アドレスを生ずるように選ばれる。
乗算器４０に印加されるアドレス信号は利得符
号器３２によつて決められる利得倍にされる。そ
の積出力信号は加算器４２に印加される。たとえ
ば、利得が１であれば発生器５４からのアドレス
は何等変ることなく（すなわち１倍されて）加算
器４２に供給され、利得が２分の１であればその
アドレスの２分の１の値を表わす信号が供給され
る。
号器３２によつて決められる利得倍にされる。そ
の積出力信号は加算器４２に印加される。たとえ
ば、利得が１であれば発生器５４からのアドレス
は何等変ることなく（すなわち１倍されて）加算
器４２に供給され、利得が２分の１であればその
アドレスの２分の１の値を表わす信号が供給され
る。
加算器４２はペデスタル符号器３４によつて決
まるペデスタル（DCオフセツト）を上記の積信
号に加算する。得られた和信号はスイツチ２６の
Ｂ極に与えられる。スイツチ２６がＢ極位置にあ
れば、加算器４２からの和信号は、データ入力と
して働くデータ端子１８に印加される。
まるペデスタル（DCオフセツト）を上記の積信
号に加算する。得られた和信号はスイツチ２６の
Ｂ極に与えられる。スイツチ２６がＢ極位置にあ
れば、加算器４２からの和信号は、データ入力と
して働くデータ端子１８に印加される。
アドレス発生器５４のオーバフロー出力０はフ
リツプフロツプ４４のリセツト入力Ｒに結合され
ている。発生器５４が出力５９に10進数255に相
当する信号を発生すると、そのオーバフロー出力
０はフリツプフロツプ４４のリセツト入力Ｒに対
して、RAM２２への書込みが完了したことを示
す高出力信号を供給する。フリツプフロツプ４４
はリセツトされ、スイツチ２４，２６および２８
はＡ極位置をとる（第２図参照）。また、RAM２
２の読出し／書込み制御入力３０は接地されて、
RAM２２を読出しモードにする。従つて、入力
１０に到来する信号はスイツチ２４を介して
RAM２２に供給されることゝなり、そこで新し
い利得およびペデスタル伝達関数によつて処理さ
れ、出力信号がスイツチ２６を通して出力２０へ
供給される。
リツプフロツプ４４のリセツト入力Ｒに結合され
ている。発生器５４が出力５９に10進数255に相
当する信号を発生すると、そのオーバフロー出力
０はフリツプフロツプ４４のリセツト入力Ｒに対
して、RAM２２への書込みが完了したことを示
す高出力信号を供給する。フリツプフロツプ４４
はリセツトされ、スイツチ２４，２６および２８
はＡ極位置をとる（第２図参照）。また、RAM２
２の読出し／書込み制御入力３０は接地されて、
RAM２２を読出しモードにする。従つて、入力
１０に到来する信号はスイツチ２４を介して
RAM２２に供給されることゝなり、そこで新し
い利得およびペデスタル伝達関数によつて処理さ
れ、出力信号がスイツチ２６を通して出力２０へ
供給される。
第３図はマイクロプロセツサ制御式のこの発明
の実施例を示し、前記の装置中の素子に対応する
諸素子には対応する参照番号がつけられている。
図から明らかなように、第２図のRAM２２は２
個のRAM２２ｘと２２ｙに置換されている。こ
れによつて、一方のRAMがビデオ信号の処理を
行ないつゝ、他方のRAMは観察中のシーンに妨
害を与えることなく走査ラスタの有効ビデオ部分
の期間中にその伝達関数を変えることができる。
たとえば、第３図に示された各スイツチの位置に
ついて言えば、スイツチ３２０は端子１０におけ
るビデオデータをRAM２２ｘのアドレス入力１
２ｘに送り込み、スイツチ３３０はデータ端子１
８ｘをビデオデータ出力２０に接続する。こうし
て、RAM２２ｘはその伝達関数に従つてビデオ
信号を処理する。
の実施例を示し、前記の装置中の素子に対応する
諸素子には対応する参照番号がつけられている。
図から明らかなように、第２図のRAM２２は２
個のRAM２２ｘと２２ｙに置換されている。こ
れによつて、一方のRAMがビデオ信号の処理を
行ないつゝ、他方のRAMは観察中のシーンに妨
害を与えることなく走査ラスタの有効ビデオ部分
の期間中にその伝達関数を変えることができる。
たとえば、第３図に示された各スイツチの位置に
ついて言えば、スイツチ３２０は端子１０におけ
るビデオデータをRAM２２ｘのアドレス入力１
２ｘに送り込み、スイツチ３３０はデータ端子１
８ｘをビデオデータ出力２０に接続する。こうし
て、RAM２２ｘはその伝達関数に従つてビデオ
信号を処理する。
ブロツク３００はマイクロプロセツサ３０２に
よつて制御される。マイクロプロセツサ３０２の
アドレスバス３０８はスイツチ３０４の端子０に
接続され、同じくデータバス３１０はスイツチ３
０６の端子０に接続されている。ブロツク３００
は、そこに接続されている信号源で発生される信
号を８ビツトターテバス３１０を介して伝送す
る。図示のように、これらの信号源は、利得符号
器３２、ガンマ符号器３５およびペデスタル符号
器３４などである。指動輪スイツチ、或いはそれ
ぞれ出力にアナログ−デジタル変換器を結合した
ポテンシオメータのような他の信号源も使用でき
る。
よつて制御される。マイクロプロセツサ３０２の
アドレスバス３０８はスイツチ３０４の端子０に
接続され、同じくデータバス３１０はスイツチ３
０６の端子０に接続されている。ブロツク３００
は、そこに接続されている信号源で発生される信
号を８ビツトターテバス３１０を介して伝送す
る。図示のように、これらの信号源は、利得符号
器３２、ガンマ符号器３５およびペデスタル符号
器３４などである。指動輪スイツチ、或いはそれ
ぞれ出力にアナログ−デジタル変換器を結合した
ポテンシオメータのような他の信号源も使用でき
る。
ブロツク３００のROM３１４は、伝達関数に
影響を与える種々の因子を表わす固定プログラム
方程式を含んでいる。たとえば、利得、ペデスタ
ルおよびガンマの関数が供給されるものとすれ
ば、ガンマ補正の前に或いは後でペデスタルを供
給すべきかどうかを知ることは重要である。も
し、このブロツクの機能がカメラ管で生ずる誤差
を補正することであれば、ペデスタルの付加はガ
ンマ補正に先立つてなさねばならない。一方、も
しペデスタルの付加が後で生ずるクランプのオフ
セツトを補償することであれば、ガンマ補正はこ
のペデスタルの付加より先行すべきである。
ROM３１４はまた計算を行なうための１組の指
令も含んでいる。
影響を与える種々の因子を表わす固定プログラム
方程式を含んでいる。たとえば、利得、ペデスタ
ルおよびガンマの関数が供給されるものとすれ
ば、ガンマ補正の前に或いは後でペデスタルを供
給すべきかどうかを知ることは重要である。も
し、このブロツクの機能がカメラ管で生ずる誤差
を補正することであれば、ペデスタルの付加はガ
ンマ補正に先立つてなさねばならない。一方、も
しペデスタルの付加が後で生ずるクランプのオフ
セツトを補償することであれば、ガンマ補正はこ
のペデスタルの付加より先行すべきである。
ROM３１４はまた計算を行なうための１組の指
令も含んでいる。
ブロツク３００は、また、たとえば電池で作動
するRAM３１２のような非破壊メモリも持つて
いる。RAM３１２は、処理中の種々の因子の現
在値を記憶している。或る特定例では、この非破
壊メモリは、利得の現在値を表わす数値0.5、た
とえば現に零であるようなペデスタルの値、たと
えば0.5なるガンマ値を含んでいる。マイクロプ
ロセツサ３０２は、ターンオンされると、RAM
２２ｘと２２ｙの最初のアドレス値に対する伝達
関数を計算する。マイクロプロセツサ３０２は、
非破壊メモリ３１２中に記憶されている上記３つ
の値をROM３１４中に記憶されている適当な方
程式に利用する（たとえば、ガンマ補正をペデス
タル付加に先行させるか後で行なうかに従つ
て）。計算が行なわれると、その結果はRAM２２
ｙに記憶される。この時スイツチ３０４と３０６
は第３図に示すようにＡ極位置にあるものとす
る。マイクロプロセツサ３０２は次いで第２のア
ドレスに進み、再び計算を行なつてその結果を
RAM２２ｙ中に記憶させる。マイクロプロセツ
サ３０２は全アドレスを通じてこのステツプを続
行し、各ステツプごとに所要の伝達関数を与える
計算を行なう。
するRAM３１２のような非破壊メモリも持つて
いる。RAM３１２は、処理中の種々の因子の現
在値を記憶している。或る特定例では、この非破
壊メモリは、利得の現在値を表わす数値0.5、た
とえば現に零であるようなペデスタルの値、たと
えば0.5なるガンマ値を含んでいる。マイクロプ
ロセツサ３０２は、ターンオンされると、RAM
２２ｘと２２ｙの最初のアドレス値に対する伝達
関数を計算する。マイクロプロセツサ３０２は、
非破壊メモリ３１２中に記憶されている上記３つ
の値をROM３１４中に記憶されている適当な方
程式に利用する（たとえば、ガンマ補正をペデス
タル付加に先行させるか後で行なうかに従つ
て）。計算が行なわれると、その結果はRAM２２
ｙに記憶される。この時スイツチ３０４と３０６
は第３図に示すようにＡ極位置にあるものとす
る。マイクロプロセツサ３０２は次いで第２のア
ドレスに進み、再び計算を行なつてその結果を
RAM２２ｙ中に記憶させる。マイクロプロセツ
サ３０２は全アドレスを通じてこのステツプを続
行し、各ステツプごとに所要の伝達関数を与える
計算を行なう。
この計算期間の最後に、次の垂直期間に、スイ
ツチ制御線路３２２を介して作用するマイクロプ
ロセツサ３０２によつてこれらのスイツチ３０
４，３０６，３２０および３３０は切換えられ
て、第３図の位置と反対の位置をとる。従つて、
入力１０のビデオデータは、スイツチ３２０によ
りRAM２２ｙのアドレス入力１２ｙに供給さ
れ、スイツチ３３０はRAM２２ｙのデータ端子
１８ｙを出力端子２０に接続する。そこで、
RAM２２ｙは今度はそこに記憶されている新し
い伝達関数に従つてビデオ信号を処理する。スイ
ツチ３０４と３０６は、アドレスバス３０８およ
びデータバス３１０を、それぞれ、RAM２２ｘ
のアドレス入力１２ｘとデータ端子１８ｘに接続
する。そこで、次に利得、ガンマまたはペデスタ
ル機能を変えようとするときは、その新しい値が
RAM２２ｘ中に記憶される。次の垂直期間中、
スイツチ３２０，３０４，３０６および３３０は
第３図に示される位置に切換えられ、従つて
RAM２２ｘは再びビデオ信号を処理する。
ツチ制御線路３２２を介して作用するマイクロプ
ロセツサ３０２によつてこれらのスイツチ３０
４，３０６，３２０および３３０は切換えられ
て、第３図の位置と反対の位置をとる。従つて、
入力１０のビデオデータは、スイツチ３２０によ
りRAM２２ｙのアドレス入力１２ｙに供給さ
れ、スイツチ３３０はRAM２２ｙのデータ端子
１８ｙを出力端子２０に接続する。そこで、
RAM２２ｙは今度はそこに記憶されている新し
い伝達関数に従つてビデオ信号を処理する。スイ
ツチ３０４と３０６は、アドレスバス３０８およ
びデータバス３１０を、それぞれ、RAM２２ｘ
のアドレス入力１２ｘとデータ端子１８ｘに接続
する。そこで、次に利得、ガンマまたはペデスタ
ル機能を変えようとするときは、その新しい値が
RAM２２ｘ中に記憶される。次の垂直期間中、
スイツチ３２０，３０４，３０６および３３０は
第３図に示される位置に切換えられ、従つて
RAM２２ｘは再びビデオ信号を処理する。
送信前の時間セツト調整のようにビデオ信号の
中断が許される装置では、RAM２２ｘと２２ｙ
のうちの１個だけを使用することができる。その
ような装置では、RAMへの入力が行なわれる間
はビデオ出力信号はオフに切換えられる。
中断が許される装置では、RAM２２ｘと２２ｙ
のうちの１個だけを使用することができる。その
ような装置では、RAMへの入力が行なわれる間
はビデオ出力信号はオフに切換えられる。
第４図は、この発明に関連する複数チヤンネル
型の装置例を示し、図中前述のものと同等素子に
は対応する参照数字が付けられ、また赤、緑およ
び青チヤンネル中の素子を示すために参照数字に
はＲ，Ｇ，Ｂの添字が付けられている。第４図に
示されるように、チヤンネル選択器符号器４００
は、どのチヤンネルがその特定RAM２２Ｒ、２
２Ｇまたは２２Ｂの伝達係数を変えられているか
を検知する。そしてマイクロプロセツサ３０２は
その特定RAMだけをアドレスして伝達関数を変
化させる。すべてのチヤンネルが同一伝達関数を
持つようにする場合にはすべてのRAMをアドレ
スして同時に入力する。更に、第３図の単一チヤ
ンネルの実施例におけるように１チヤンネル当り
２個のRAMを使用することもできる。更に、新
しい係数を、その計算遂行中にRAM３１２中に
入力することもできる。その計算が完了すると、
次の垂直期間にこの新しい係数は、RAM３１２
からRAM２２Ｒ，２２Ｂおよび２２Ｇ中の少な
くとも１個へ急速に転送される。これによつて、
ビデオ信号の不連続部を短くすることができ、か
つ垂直期間中だけに生ずるようになる。この短い
不連続部を更に減少させるためには、この不連続
部の発生期間に出力２０Ｇ，２０Ｂおよび２０Ｒ
の少なくとも１つに消去信号を供給する。或種の
用途においてはこのやり方で１チヤンネル当り２
個のRAMを必要としないようにできる。
型の装置例を示し、図中前述のものと同等素子に
は対応する参照数字が付けられ、また赤、緑およ
び青チヤンネル中の素子を示すために参照数字に
はＲ，Ｇ，Ｂの添字が付けられている。第４図に
示されるように、チヤンネル選択器符号器４００
は、どのチヤンネルがその特定RAM２２Ｒ、２
２Ｇまたは２２Ｂの伝達係数を変えられているか
を検知する。そしてマイクロプロセツサ３０２は
その特定RAMだけをアドレスして伝達関数を変
化させる。すべてのチヤンネルが同一伝達関数を
持つようにする場合にはすべてのRAMをアドレ
スして同時に入力する。更に、第３図の単一チヤ
ンネルの実施例におけるように１チヤンネル当り
２個のRAMを使用することもできる。更に、新
しい係数を、その計算遂行中にRAM３１２中に
入力することもできる。その計算が完了すると、
次の垂直期間にこの新しい係数は、RAM３１２
からRAM２２Ｒ，２２Ｂおよび２２Ｇ中の少な
くとも１個へ急速に転送される。これによつて、
ビデオ信号の不連続部を短くすることができ、か
つ垂直期間中だけに生ずるようになる。この短い
不連続部を更に減少させるためには、この不連続
部の発生期間に出力２０Ｇ，２０Ｂおよび２０Ｒ
の少なくとも１つに消去信号を供給する。或種の
用途においてはこのやり方で１チヤンネル当り２
個のRAMを必要としないようにできる。
この発明の範囲内で、また別の多数の実施形態
が可能であることは容易に判るであろう。たとえ
ば、符号器３２，３４および３５にメモリを含ま
せることができ、その場合にはRAM３１２を破
壊型とすることができる。
が可能であることは容易に判るであろう。たとえ
ば、符号器３２，３４および３５にメモリを含ま
せることができ、その場合にはRAM３１２を破
壊型とすることができる。
更に、もし新しいルツクアツプ値の計算が非常
に複雑でかつ余り多量の計算が必要でない場合に
は、その計算を予め行なつてROM３１４中に記
憶させておくこともできる。このルツクアツプデ
ータは適当な時にRAM２２ｘまたは２２ｙに転
送される。その上、計算の一部を予め行ない最終
計算をこの転送の直前に行なうこともできる。
に複雑でかつ余り多量の計算が必要でない場合に
は、その計算を予め行なつてROM３１４中に記
憶させておくこともできる。このルツクアツプデ
ータは適当な時にRAM２２ｘまたは２２ｙに転
送される。その上、計算の一部を予め行ない最終
計算をこの転送の直前に行なうこともできる。
この明細書中で、「RAM」はランダムアクセス
読出し／書込みメモリのことであり、また「高
速」とはRAMが信号データ速度で動作できるこ
とを意味するものとする。
読出し／書込みメモリのことであり、また「高
速」とはRAMが信号データ速度で動作できるこ
とを意味するものとする。
第１図はROMを使用した従来の典型的な信号
処理装置を示す図、第２図はこの発明に関する
RAM組込み処理装置を示す図、第３図はマイク
ロプロセツサ制御型のこの発明の実施例を示す
図、第４図はこの発明に関連する複数チヤンネル
型の装置を示す図である。 RAM２２x，RAM２２y……第１及び第２の
RAM、３２，３４，３５……制御信号の源、３
００……新しい内容を得るための手段、３０４，
３０６……記憶させるための手段、３２０，３３
０……切換える手段。
処理装置を示す図、第２図はこの発明に関する
RAM組込み処理装置を示す図、第３図はマイク
ロプロセツサ制御型のこの発明の実施例を示す
図、第４図はこの発明に関連する複数チヤンネル
型の装置を示す図である。 RAM２２x，RAM２２y……第１及び第２の
RAM、３２，３４，３５……制御信号の源、３
００……新しい内容を得るための手段、３０４，
３０６……記憶させるための手段、３２０，３３
０……切換える手段。
Claims (1)
- 【特許請求の範囲】 １ 各々がアドレスを有し且つ入来信号によつて
選択されたアドレスの内容を表わすデータを出力
端子において生成する第１及び第２のRAMと、 上記第１及び第２のRAM間で上記入来信号を
切換える手段と、 制御信号の源と、 所定のアルゴリズムに従つて上記制御信号から
上記アドレスの適切な新しい内容を得るための手
段と、 上記第１及び第２のRAMのうちの上記入来信
号を処理しない方のものに上記新しい内容を記憶
させるための手段と、 を備えたデジタル・ルツクアツプ表信号処理装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/286,264 US4396938A (en) | 1981-07-23 | 1981-07-23 | Controlled ram signal processor |
| US286264 | 1981-07-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5829045A JPS5829045A (ja) | 1983-02-21 |
| JPS623457B2 true JPS623457B2 (ja) | 1987-01-24 |
Family
ID=23097801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57127420A Granted JPS5829045A (ja) | 1981-07-23 | 1982-07-20 | デジタル・ルツクアツプ表信号処理装置 |
Country Status (21)
| Country | Link |
|---|---|
| US (1) | US4396938A (ja) |
| JP (1) | JPS5829045A (ja) |
| KR (1) | KR880001553B1 (ja) |
| AT (1) | AT398506B (ja) |
| AU (1) | AU554370B2 (ja) |
| BE (1) | BE893847A (ja) |
| CA (1) | CA1180128A (ja) |
| DE (1) | DE3227473C2 (ja) |
| DK (1) | DK161927C (ja) |
| ES (1) | ES514050A0 (ja) |
| FI (1) | FI74373C (ja) |
| FR (1) | FR2510279B1 (ja) |
| GB (1) | GB2102603B (ja) |
| HK (1) | HK54189A (ja) |
| IT (1) | IT1198392B (ja) |
| NL (1) | NL8202963A (ja) |
| NZ (1) | NZ201354A (ja) |
| PL (1) | PL143234B1 (ja) |
| PT (1) | PT75203B (ja) |
| SE (1) | SE452234B (ja) |
| ZA (1) | ZA825140B (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4447826A (en) * | 1982-03-18 | 1984-05-08 | Rca Corporation | Digital television receiver automatic chroma control system |
| CA1210158A (en) * | 1983-06-17 | 1986-08-19 | Ronald G. Everett | Electronic digital data processor |
| US4567521A (en) * | 1983-06-28 | 1986-01-28 | Racal Data Communications Inc. | Processor controlled digital video sync generation |
| US4575749A (en) * | 1983-07-28 | 1986-03-11 | Rca Corporation | Component companding in a multiplexed component system |
| JPS6093682A (ja) * | 1983-10-25 | 1985-05-25 | Sony Corp | デイジタル非線形プリエンフアシス回路 |
| US4599640A (en) * | 1984-02-29 | 1986-07-08 | Rca Corporation | Television camera with multiplexed A-D converter |
| DE3520405A1 (de) * | 1984-06-09 | 1985-12-12 | Fuji Photo Film Co., Ltd., Minami-Ashigara, Kanagawa | Verfahren zur bearbeitung von bildsignalen |
| JPH0657066B2 (ja) * | 1984-12-20 | 1994-07-27 | キヤノン株式会社 | カラ−調整装置 |
| GB8432552D0 (en) * | 1984-12-21 | 1985-02-06 | Plessey Co Plc | Control circuits |
| JPH0652943B2 (ja) * | 1985-01-18 | 1994-07-06 | ソニー株式会社 | 映像機器 |
| WO1987000943A1 (en) * | 1985-08-02 | 1987-02-12 | Ant Nachrichtentechnik Gmbh | Circuit and process for coefficient transmission |
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| JPS63290539A (ja) * | 1987-05-22 | 1988-11-28 | Olympus Optical Co Ltd | 内視鏡用画像入力装置 |
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-
1981
- 1981-07-23 US US06/286,264 patent/US4396938A/en not_active Expired - Lifetime
-
1982
- 1982-07-07 PT PT75203A patent/PT75203B/pt unknown
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- 1982-07-15 BE BE0/208597A patent/BE893847A/fr not_active IP Right Cessation
- 1982-07-16 FI FI822532A patent/FI74373C/fi not_active IP Right Cessation
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- 1982-07-19 ZA ZA825140A patent/ZA825140B/xx unknown
- 1982-07-19 GB GB08220834A patent/GB2102603B/en not_active Expired
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- 1982-07-22 DE DE3227473A patent/DE3227473C2/de not_active Expired
- 1982-07-23 PL PL1982237642A patent/PL143234B1/pl unknown
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