[go: up one dir, main page]

JPS62287658A - セラミックス多層回路板 - Google Patents

セラミックス多層回路板

Info

Publication number
JPS62287658A
JPS62287658A JP61130136A JP13013686A JPS62287658A JP S62287658 A JPS62287658 A JP S62287658A JP 61130136 A JP61130136 A JP 61130136A JP 13013686 A JP13013686 A JP 13013686A JP S62287658 A JPS62287658 A JP S62287658A
Authority
JP
Japan
Prior art keywords
ceramic
circuit board
thermal expansion
multilayer circuit
coefficient
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61130136A
Other languages
English (en)
Other versions
JPH0543316B2 (ja
Inventor
Nobuyuki Ushifusa
信之 牛房
Koichi Shinohara
浩一 篠原
Nobushige Nagayama
永山　更成
Satoru Ogiwara
荻原　覚
Tasao Soga
太佐男 曽我
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP61130136A priority Critical patent/JPS62287658A/ja
Priority to KR1019870005624A priority patent/KR930000881B1/ko
Priority to US07/058,255 priority patent/US4821142A/en
Priority to CN87104031.XA priority patent/CN1005241B/zh
Publication of JPS62287658A publication Critical patent/JPS62287658A/ja
Priority to US07/683,199 priority patent/USRE34887E/en
Publication of JPH0543316B2 publication Critical patent/JPH0543316B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C3/00—Glass compositions
    • C03C3/04—Glass compositions containing silica
    • C03C3/062—Glass compositions containing silica with less than 40% silica by weight
    • C03C3/064—Glass compositions containing silica with less than 40% silica by weight containing boron
    • C03C3/066—Glass compositions containing silica with less than 40% silica by weight containing boron containing zinc
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C3/00—Glass compositions
    • C03C3/04—Glass compositions containing silica
    • C03C3/076—Glass compositions containing silica with 40% to 90% silica, by weight
    • C03C3/089—Glass compositions containing silica with 40% to 90% silica, by weight containing boron
    • C03C3/091—Glass compositions containing silica with 40% to 90% silica, by weight containing boron containing aluminium
    • C03C3/093—Glass compositions containing silica with 40% to 90% silica, by weight containing boron containing aluminium containing zinc or zirconium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49158—Manufacturing circuit on or in base with molding of insulated base
    • Y10T29/4916—Simultaneous circuit manufacturing

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Compositions Of Oxide Ceramics (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は、新規なセラミックス多層回路基板に係り、特
にキャリア基板上に搭載した半導体素子を更にセラミッ
クス多層回路板に搭載した半導体モジュールに関する。
特に、多層回路板に導電性の良い銅または銀導体が使用
でき、しかも半導体素子のはんだ接続部の信頼性が良い
半導体モジュール構造に関する。
〔従来の技術〕
大型電子計算機の演算速度の高速化には、半導体素子と
それを実装する系での信号伝播速度の高速化が必要であ
る。近年、半導体素子は、高集精技術の発達により大幅
な高速高集積化が実現し。
実装技術が演算速度の高速化に大きな影響を与えるよう
になってきている。実装技術としては、半導体素子を高
密度に実装し、電気信号の遅延を小さくするために、セ
ラミックス多層回路基板が用いられるようになった。従
来よりセラミックス多層回路基板の絶縁材料としては、
一般にアルミナが使用されている。しかし、さらに高性
能化するために、近年、特公昭５９−２２３９９　　ｒ
多層セラミックス基板」に記載されているような低温焼
結基板材料や、特開昭５！ｌｔ−１１７０Ｏｒセラミッ
クス多層配線回路板」に記載されているようなＳｉＯ２
をガラスで結合した低誘電率・低温焼結材料が研究開発
されている。これらの回路板材料は、内部にできるだけ
気孔を含まないように緻密に焼結させたものであるが、
演算速度の高速化に大きな影響を及ぼす比誘電率は、４
〜５程度が限界であった。
また、従来より断熱・保温性、軽量化、防音などの目的
で１例えば、特開昭５７−８９２１２　　ｒ複合セラミ
ックス電子材料」や特開昭５９−８３９８５　　ｒ発泡
セラミックス板の製造方法」に記載されているようにセ
ラミックス内部に気孔を含んだ基板が得られている。し
かし、信号伝播速度の高速化が要求される大型電子計算
機の基板材料としては、配慮がなされていなかった。
一方、半導体素子は、高速化、高密度化に伴って、放熱
や素子の高速化を計るためにセラミックス多層回路基板
上に直接半導体素子を実装する方式が用いられるように
なってきている。しがしながら、この実装方式において
は、半導体素子のサイズが大きくなるにつれて、半導体
素子材料とセラミックス多層配線回路基板材料との間で
実装時の温度変化によって生ずる応力が大きくなるとい
う問題があった。そのため、セラミックス多層配線回路
基板材料の熱膨張係数を半導体素子のそれに近づけよう
としていた。しかし、配線導体材料として抵抗の小さい
金、銅又は銀などを高密度配線するためには、セラミッ
クス絶縁材料の熱膨張係数をこれらの導体材料に近づけ
なければならない。このように、セラミックス絶縁材料
としては。
半導体素子材料及び導体材料の熱膨張係数に近くするこ
とが要求されている。しかし、これらの相反する状態で
の実装技術については配慮されていなかった。
〔発明が解決しようとする問題点〕
セラミックス多層回路基板において、絶縁材料の誘電率
は、信号伝播速度の高速化に対してできるだけ小さいも
のが要求されている。また、導体材料には、電気抵抗の
小さい材料を用いる必要がある。例えば、特開昭５９−
１１７０Ｏｒセラミックス多層配線回路板」に記載され
ているように、低誘電率であるシリカをガラスで結合し
た基板材料で、比誘電率が４〜５のものが得られている
。さらにこの材料は１０００℃以下の温度で焼成可能な
ため、導体材料として電気抵抗の小さい金、銅又は銀な
どが適用可能である。また、セラミックス多層回路基板
材料の熱膨張係数は、半導体素子のそれにできるだけ近
づれており、導体材料のそれとの差が大きくなっている
。そのため、内部回路を高密度に配線し、しかも半導体
素子を高密度に信頼性良く搭載することに対し、あまり
配慮がなされていない。
本発明の目的は、より低誘電率のセラミックス　。
絶縁材料に導体材料として金、鋼又は銀のような抵抗の
低い材料を高密度に配線したセラミックス多層回路基板
とし、しかも、半導体素子を高密度に信頼性良く搭載す
ることができる実装技術を提供することにある。
〔問題点を解決するための手段〕
本発明は、セラミックス層と配線導体層とを交互に積層
したセラミックス多層回路板において。
前記セラミックス層はその熱膨張係数が前記配線導体の
熱膨張係数より小さく且つ前記配線導体層の熱膨張係数
の２分の１以上であり、前記配線導体層の融点以下で軟
化するガラスよりなることを特徴とするセラミックス多
層回路板にある。
セラミックス層の熱膨張係数は７．２　Ｘ　１０”−８
／℃以上及び１ＭＨｚにおける比誘電率が４．５以下で
あり、前記配線導体層は金、銀又は銅のいずれかである
。
更に１本発明のセラミックス多層回路板はセラミックス
層中に粒径１００μｍ以下の゛中空シリカが分散させた
もので、より低誘電率とすることができる。中空シリカ
の含有量はセラミックス層の３５〜６０体積％が好まし
い。
上記目的の１つであるセラミックス絶縁材料の比誘電率
を下げるためには、低誘電率のフィシをガラスで結合し
たものが考えられるが、低誘電率のフィシとしては、無
機材料中最も誘電率が小さいのがシリカであり、シリカ
の比誘電率は約４であるので比誘電率が４以下のセラミ
ックス絶縁材料を作ることは従来のセラミックスを緻密
に焼結する方法では困難である。そこで、比誘電率を４
よりさらに下げるためには、空気の比誘電率が約１であ
るため、セラミックス絶縁材料中に気孔を含ませればよ
いと考えた。従来から、断熱、防音などの目的で構造材
料に気孔をたくさん含ませたものは知られているが、一
般にこのような材料に含まれている気孔は、数Ｉ■程度
と大きく、多層回路板には適用し難い。そこで、多層回
路板に使用するためには、内部配線が非常に高集積化さ
れ、短絡や断線の危険があるために少なくとも気孔の径
は１００μｍ以下に微細化する必要がある。
セラミックス内部に気孔を含んだ絶縁材料を作製するに
は、例えばセラミックス粉末と発泡剤をいっしょに混合
し、焼成中に発泡させて気孔を含むセラミックスを作る
方法や、内部が中空になっている中空機／ＩＸ球をセラ
ミックス粉末に混合して焼結する方法等が考えられるが
、発泡剤を利用する方法は、均一で微細な気孔をセラミ
ックス中に多数分散させるのは困難であるため、中空微
小球とセラミックスを複合する方法を採用した。この中
空微小球は、比誘電率をできるだけ小さくするために、
無機材料中最も誘電率の小さいシリカを主成分とした中
空のシリカ微小球を採用し、粒径は１００μｍ以下のも
のを選んだ。また、中空のシリカ微小球を結合するセラ
ミックスとしては、金、銅又は銀などの配線導体材料の
融点以下で焼結させる必要があるので、これらの融点以
下の温度で軟化するガラス又は結晶化ガラスで結合した
。
結晶化ガラスとは、加熱すると非晶質の状態から結晶相
が析出するものであり、低温焼結性と強度を有している
。
本発明で使用する中空のシリカ微小球は、１００μｍ以
下程度の微細なものが必要であるため、以下のようにし
て作製したものを使用した。っまりＮａを含有したシリ
カをスプレードライ法で中空の造粒粉とし、これを急速
加熱して中空とし、冷却後酸処理、水洗等を行ってＮａ
含有量を２ｗｔ％以下としたものを使用した。Ｎａ含有
量が２ｖｔ％以下であれば、１０００℃以下の温度では
軟化現象がなく、十分な耐熱温度を有している。
他の目的である低抵抗の導体材料を高密度に配線するた
めには、セラミックス絶縁材料を導体材の熱膨張係数差
を小さくする必要がある。また、導体材料としても、電
気抵抗をできるだけ小さくするために、純金属に近い程
望ましい、すなわち、金、銅又は銀の熱膨張係数が、各
々１．４４　　Ｘ１０″″’／’Ｃ，１，６８Ｘ　１０
−１１／’Ｃ又は１．９２　Ｘ１０−”／℃と大きいた
め、応力解析の結果よりセラミックス絶縁材料としても
これらの熱膨張係数の２分の１以上でなければならない
、このことより、金を導体材料に使用する場合には、セ
ラミックス絶縁材料の熱膨張係数は、７．２　ｘ　１０
−８／℃以上でなければならない。また、銅を導体材料
に使用する場合には、セラミックス絶縁材料の熱膨張係
数は、８．４ｘ１０−８７”Ｃ以上でなければならない
、このことから、従来からセラミックス絶縁材料の熱膨
張係数を半導体素子であるシリコンに近づけようとして
いたが、高密度配線とするためには、逆に導体材料の熱
膨張係数は近いように大きくする必要がある。そのため
、セラミックス多層回路板としては、熱膨張係数が比較
的大きくなるため、半導体素子であるシリコンを直接搭
載することは困難である。半導体素子であるシリコンを
高密度に実装するためには、新しい実装方法を考えなけ
ればならない、そこで、セラミックス多層回路基板と半
導体素子の間にキャリア基板を設け、セラミックス多層
回路板と半導体素子との熱膨張係数差を緩和することを
考えた。まず、半導体素子をキャリア基板にはんだバン
プで直接搭載した０次に、半導体素子とキャリア基板の
間に、はんだと同等の熱膨張係数をもつ有機材料を主成
分とする材料を挿入した。その後、セラミックス多層回
路基板上にはんだバンプで接続し、モジュールとした。
この場合、キャリア基板とセラミックス多層回路基板は
、はんだのみで接続されているため、その接続部の信頼
性の面から、キャリア基板とセラミックス多層回路基板
の熱膨張係数は、はぼ同じでなければならない、応力解
析及び熱サイクル試験の結果から、キャリア基板とセラ
ミックス多層回路基板の熱膨張係数の差は、ｌＸｌ０−
６／℃以下でなければいけない、一方、半導体素子とキ
ャリア基板の熱膨張係数の差による熱応力は、その間に
挿入する有機材料を主成分とする材料により緩和され、
その熱膨張係数差がＩ　Ｘ　１０”−６／℃まで、接続
部の信頼性が保持できることを、熱サイクル試験及び応
力解析により確認した。このことにより、半導体素子よ
り熱膨張係数が大きいセラミックス多層回路基板が使用
できる実装方式とすることができた。また、これらの接
続に使用するはんだ材料は、プ凸セス上、異なる融点で
なければならない。すなわち、半導体素子とキャリア基
板の接続に用いるはんだ材料は、キャリア基板とセラミ
ックス多層回路板の接続に用いるはんだ材料より高融点
でなければならない。
有機樹脂中には、ゴム粒子及びセラミックス粉を混入す
ることが好ましく、前者は樹脂１００重量部に対し、５
〜１０重量部が混入され、後者は全体として３５〜６０
体積％混入するのが好ましい。
前記ゴム粒子はポリブタジェン及びシリコンゴムの１種
以上、及び前記セラミックス粉は石英。
炭化シリコン、窒化シリコン、炭酸カルシウム。
ベリリウムを含有する炭化シリコンの１種以上からなる
のが好ましい。
キャリア基板及び多層回路板としてセラミックス層は次
の組成（重量％）のガラスからなるものが好ましい。
重量でＳｉＯ２２０〜９５％にＡＡｚＯａ２５％以下、
Ｍｇ０１５〜２５％、ＢｚＯａ５０％以下。
Ｚｎ０１５〜２５％、ＣａＯ１０〜２５％及びＬｉ２Ｏ
４〜２０％の少なくとも１種を含むものが好ましい、よ
り具体的には次の通りである。
（１）ＳｉＯｚ　５０〜７０％、Ａｌ２２０ａ　１５〜
２５％及びＭｇ０１５〜２５％。
更に、これにＢ２０３１　ＫｚＯ＊　Ｐ’ｚＯＩＳ＋Ｚ
ｒ０ｚ、Ｃａ　Ｆｘ　、ＡＱＮ、Ｃ５ｚＯ，Ｖ２Ｏ５の
１種以上を５％以下含むことができる。
（２）　　Ｓ　ｉ　Ｏｘ　　７０〜９５％、ＬｉｘＯ４
〜１５゜ＡＱｚＯａｌ〜ｌＯ％、ＫｚＯ，ＭｇＯ及びＢ
２Ｏ５の１種以上を５％以下。
更に、これにＰｚＯｓｔ　Ｚ　ｒ　Ｏｚ、　Ｃａ　Ｆｚ
＋Ａ　Ｑ　Ｎ　、　Ｃ！！　２０　、　ＶｚＯｌｌ（７
）少なくとも１種を５％以下含むことができる。
（３）　Ｓ　ｉ　Ｏｘ　３０〜５０％、ＢｚＯａ３０〜
５０％。
Ｃａ　Ｏ１０〜２５％及びＬａｚｏ　　１０〜２０％。
更に、これにに２０　、　Ｍ　ｇ　Ｏ，Ｃａ　Ｆｚ。
Ｐ２Ｏ１Ｓ、　Ｚ　ｒ　Ｏｚ＋　Ａ　Ｑ　Ｎ、　Ｃｓｚ
ｏ及びＶ２Ｏ５の１種以上を５％以下含むことができる
。
（４）Ｓ　ｉｏｚ　５５〜８２％ｔＢｚｏｓ１５〜２５
％。
ＬｉｘＯ２〜１５％及びＡＱｚＯｓｌ　〜１０％。
更に、　Ｃａ　Ｆ２．、　ＰｘＯ＋ｓ、　Ｚ　ｒ　０２
．　Ａ　Ｑ　Ｎ。
Ｃｓ　２ｏ　、　ＶｚＯａｔ　Ｍ　ｇ　Ｏ＃　ＫｚＯの
１種以上を５％以下含むことができる。
（５）　Ｓ　ｉ　Ｃ）ｚ　５５〜６５％、Ｚｎ０１５〜
２５％。
Ａ　Ｑ　２０δ、ＬｉｘＯ及びＫ　ｘ　Ｏの少なくとも
２種を１０％以下。
更に、８２０ｇ、Ｃａ　Ｆ２．ＭｇＯ，ＫｘＯ＊ＰｚＯ
３，Ｚ　ｒＯｘ、ＡｎＮ、Ｃｓｚｏ、ＶｚＯｌｌの少な
くとも１種を５％以下含むことができる。
（６）ＳｉＯｚ　２０〜３０％、Ｌｉｚｏ　　１０〜１
５％、ＢｚＯａ４０〜５０％及びＣａＯ１５〜２５％。
更に、Ｃａ　Ｆｘ、　Ａ　Ｑ　ｚｏｓ、　ＫｚＯ＋　Ｐ
ｚＯａ＋Ｚｒ０ｚ、ＡＱＮ、Ｃ８２０，Ｖ２Ｏ５の少な
くとも１種を５％以下含むことができる。
〔作用〕
比誘電率が３．０〜４．５のセラミックス絶縁材料と、
抵抗の小さい金、銅又は銀を主成分とする配線導体材料
を高密度配線したセラミックス多層回路基板は熱膨張係
数が、半導体素子の熱膨張係数より、かつ大きいために
、半導体素子とセラミックス多層回路基板の間にセラミ
ックス多層回路基板と同等の熱膨張係数をもつキャリア
基板を設けはんだにより接続し、かつ、半導体素子とキ
ャリア基板の間に、はんだと同等の熱膨張係数をもつ有
機材料を主成分とする材料を挿入することにより、はん
だ接続部の信頼性が向上した。このように、熱膨張係数
が比較的大きいセラミックス多層回路基板においても、
半導体素子を高密度でしかも接続部の信頼性が高い実装
方式が得られた。
また、半導体素子を搭載したキャリア基板とセラミック
ス多層回路基板を接続しているはんだ部で、離着が可能
であり、半導体素子表面を保護することができた。
〔実施例〕
以下、本発明の一実施例を説明する。なお、以下の記載
中、特に断らない限り１部とあるのは重量部を１％とあ
るのは重量％を意味する。
実施例１ 平均粒径２８μｍの中空シリカ微小球４０部に第１表に
示すガラス組成粉末（平均粒径１μｍ）６０部を配合し
、平均重合度１０００のポリビニルブチラール樹脂１２
．５部、ブチルフタリルグリコール酸ブチル４．０　部
、トリクロロエチレン６２．０部、テトラクロロエチレ
ン１６．０部、ｎ−ブチルアルコール２２．０部を加え
、湿式ボールミルで８時間混合し、スラリを炸裂した１
次に、攪拌真空脱気装置により、ボールミル時に混入し
た気泡を除去するとともに、適当な粘度に調節した。次
に、スラリをドクターブレード法を用いて、シリコーン
処理したポリエステルフィルム支持体上に０．２＋ｗｍ
の厚さに塗布し、乾燥炉内で溶媒を除去し、グリーンシ
ートを作製した。
グリーンシートを２１０＋ａｍ角に切断し、１００℃で
５　ｋｇｆ／ｃ＋＊”の圧力でプレス処理を行い、グリ
ーンシート上の凹凸を除去した。次に、パンチ器を用い
て、２００１角に切断し、ガイド用の穴を施こした。そ
の後、このガイド用の穴を利用してグリーンシートを固
定し、電子ビーム法により所定位置に径Ｑ、１ｎ＋＋＋
＋のスルーホールをあけた。さらに、金粉末−ニトロセ
ルロース：エチルセルロース：ポリビニルブチラール：
トリクロロエチレン＝１００：３：１：２：２３　（重
量比）ノ導体ペーストをグリーンシートにあけたスルー
ホールを充填し、次に、スクリーン印刷法により所定回
路パターンにしたかつそ上記導体ペーストを印刷する。
これらのグリーンシートをガイド用の穴の位置を合わせ
て５０枚積層し、１２０℃で２５ｋｇｆ／ｃｍ”の圧力
で積層した。次に、外形切断し、１５０ｍｍ角のグリー
ンシート積層板とし、大気雰囲気焼成炉内にセットした
。最高温度８５０〜９６０℃で、１時間保持し焼成した
。このようにして、１２０ｍｍ角、厚さ７ｍａ＋のセラ
ミックス多層回路基板を作製した。
キャリア基板は、セラミックス多層回路基板と同様の方
法で作製した。異なる点は、スルーホール位置、配線パ
ターン、積層枚数７枚で、焼成後のキャリア基板の寸法
が１１ｍｍ角、厚さｌｌｌ１ｆｆｌであることである。
キャリア基板に１０ｍｍ＋角の半導体素子（シリコン）
を９５％鉛−５％スズはんだで接続した。次に、キャリ
ア基板と半導体素子の間に、エポキシ樹脂（ＥＰ−８２
８）１００部とポリブタジェン（ＣＴＢＮ１３００Ｘ　
９　）　５〜１０部の混合有機物に、平均粒径１μｍの
石英粉末を３５〜６０体積％混合したはんだ材料と同等
の熱膨張係数である材料を挿入した。次に、コバールピ
ンを金−ゲルマニウムろうで接続したセラミックス多層
回路基板上に、９Ｘ９＝８１個のキャリア基板（半導体
素子を接続し、有機材料を主成分とした材料を挿入した
もの）を６０％鉛−４０％スズはんだで接続し、半導体
モジュールを作製した。
作製したセラミックス多層回路基板の特性とモジュール
基板におけるはんだ接続部の信頼性について第２表に示
す、セラミックス多層回路基板に使用したセラミックス
絶縁材料は、比誘電率３．０〜４．５　　（ＩＭＨｚ）
であり、電気信号の遅延時間は５．７〜７．Ｏｎｓであ
った。これは、アルミナを主成分としたセラミックス多
層回路基板においては、比誘電率が９．５　と大きく、
電気信号の遅延時間が１０．２ｎｓであったため、これ
に比べて、３１〜４４％高速化ができた。また、Ｎａ２
Ｏのセラミックス多層回路基板は、熱膨張係数が７．０
〜９．０Ｘ１０−８／℃であったため、一部の材料系で
、内部配線導体材料の金とセラミックス絶縁材料との熱
膨張係数差により、内部にクラックが発生したものがあ
った。しかし、Ｎ（Ｌ２１〜３８のセラミックス多層回
路基板は、熱膨張係数が８．０〜１３．Ｏｘ　１０−８
／℃であるため、内部配線導体材料である金とのマツチ
ングが良く基板内部にクラックの発生は無かった。一方
、半導体モジュールにおいては、−５５℃〜１５０℃の
熱サイクルを３０００＠繰り返しても全くはんだ接続部
に断線を生じなかった。これは、大形電子計算機に要求
されている寿命を十分に満足するものであった。
実施例２ 下記の点を変更した以外は上記実施例１と同様にして半
導体モジュールを作製した６ ・平均重合度１０００のポリビニルブチラール樹脂の代
りにポリメタクリレート樹脂を使用。
・ブチルフタリルグリコール酸ブチルの代りにフタル酸
ジエチルを使用。
・金粉末の代りに銅粉末を使用。
・ポリビニルブチラールの代りにポリメタクリレートを
使用。
・大気雰囲気焼成炉の代りに窒素雰囲気焼成炉を使用。
作製したセラミックス多層回路基板の特性とモジュール
基板におけるはんだ接続部の信頼性について第３表に示
す、セラミックス多層回路基板に使用したセラミックス
絶縁材料は、比誘電率３．０〜４．５　　（ＩＭＨ２）
であり、電気信号の遅延時間は５．７〜７．０ｎｓであ
った。これは、アルミナ系セラミック多層回路基板に比
べて、３１〜４４％高速化ができた。また、＆３９，４
８．５４及び５５のセラミックス多層回路基板は、熱膨
張係数が内部配線導体材料である銅の熱膨張係数の０．
５　倍以下のものが一部の材料系で存在し、銅とセラミ
ックス絶縁材料とのマツチングがとれず、クラックの発
生したものがあった。しかし、これら以外のセラミック
ス多層回路基板においては、クラックの発生がなく銅と
セラミックス絶縁材料のマツチングが良かった。一方、
モジュールにおいては、−５５〜１５０℃の熱サイクル
を３０００回繰り返した結果、Ｎｎ４４，４９及び５２
ではんだ接続部にクラックが発生したものがあり、熱サ
イクルを繰り返すと、断線を生じる可能性がでた。これ
ら以外は、はんだ接続部に変化がなく、十分実使用に耐
えうるちのであることが確認できた。
実施例３ 下記の点を変更した以外は上記実施例１及び２と同様に
してモジュールを作製した。
・キャリア基板は、クリーンシートを７枚積層し焼成し
た白基板（スルーホール、配線パターン等がない）を１
１ｍｍ角に切断した。その後、レーザによりφ０　、１
　ｍｍの穴を形成し、めっきにより銅を穴に充填してキ
ャリア基板を作製した。
作製したモジュールは、実施例１及び２と同様の結果が
得られた。
実施例４ 実施例１及び２で作製したセラミックス多層回路基板上
に、銅とポリイミドによる多層配線回路を形成した。尚
、セラミックス多層回路基板は２６層とした。
セラミックス多層回路基板上に、真空蒸着法により、厚
さ０．０３μｍのクロム膜及び厚さ０．１μｍの銅膜を
形成した。次に、ポジタイプフォトレジストを厚さ２２
μｍまで塗布し、配線パターンを形成した後、電解めっ
きによって厚さ２０μｍの銅配線層を形成した。引き続
いて、ポジタイプフォトレジストを厚さ２２μｍ塗布し
２層間接続パターンを形成した後、電解めっきによって
厚さ２０μｍの銅による層間接続用突起を形成した。ポ
ジタイプフォトレジストを除去した後、アルゴンを用い
たイオンミリンダにより、不要部分の銅膜及びクロム膜
をエツチング除去した。引き続いて、低熱膨張ポリイミ
ド系樹脂を厚さ５０μｍまで塗布して硬化させ、絶縁層
とした後、平面研磨によって低熱膨張ポリイミド系樹脂
層を平坦化し、さらに泡水ヒドラジン−エチレンジアミ
ン混合液を用いたウェットエツチングにより、層間接続
用突起を露出させた。続いて、第一層配線と同様の方法
により、厚さ２０μｍの銅配線層を形成した。このよう
にして、セラミックス多層回路基板上に銅配線層を３層
形成した。
半導体素子及びキャリア基板は、実施例１〜３と同様の
方法により搭載し、モジュール基板を作製した。
本実施例により作製したモジュール基板は、実施例１〜
３により作製したモジュール基板より、信号の伝播遅延
時間が約５％低減することができた。これは、低熱膨張
ポリイミド絶縁材料の比誘電率が３．５　であることに
よるものである、また。
はんだ接続部の信頼性は、実施例１〜３と同等であった
。これは、セラミックス多層回路基板上に形成した銅と
ポリイミドの多層配線回路の厚さが薄いために、熱膨張
係数の変化が少なかったためである。
〔発明の効果〕
本発明によれば、セラミックス絶縁材料の熱膨張係数が
比較的大きいために、抵抗の小さい金。
銅又は銀を主成分とする配管導体材料が高密度に配線す
ることができる。また、半導体素子とセラミックス多層
回路基板の間にキャリア基板を設け、はんだで接続し、
かつ、半導体素子とキャリア基板の間にはんだと同等の
熱膨張係数をもつ有機材料を主成分とする材料を挿入す
ることにより、熱膨張係数が比較的大きいセラミックス
多層回路基板においても、半導体素子を高密度でしかも
接続部の信頼性がよい実装方式とすることができた。
【図面の簡単な説明】
第１図及び第２図は本発明の一実施例を示す半導体モジ
ュールの縦断面図である。 １．１０・・・半導体素子、２．１１・・・有機材料を
主成分とした材料、３，１２・・・キャリア基板、４゜
１３・・・はんだ、５．１６・・・スルーホール導体材
料。 ６．１７・・・配線導体材料、７，１８・・・セラミッ
クス絶縁材料、８．１９・・・金−ゲルマニウムろう。 ９．２０・・・コバールピン、１４・・・ポリイミド樹
脂、１５・・・銅導体配線材料。

Claims (1)

  1. 【特許請求の範囲】 １、セラミックス層と配線導体層とを交互に積層したセ
    ラミックス多層回路板において、前記セラミックス層は
    その熱膨張係数が前記配線導体の熱膨張係数より小さく
    且つ前記配線導体層の熱膨張係数の２分の１以上であり
    、前記配線導体層の融点以下で軟化するガラスよりなる
    ことを特徴とするセラミックス多層回路板。 ２、前記セラミックス層の熱膨張係数は７．２×１０＾
    −＾８／℃以上及び１ＭＨｚにおける比誘電率が４．５
    以下であり、前記配線導体層は金、銀又は銅のいずれか
    よりなる特許請求の範囲第１項に記載のセラミックス多
    層回路板。 ３、前記セラミックス層は重量でＳｉＯ＿２２０〜９５
    ％にＡｌ＿２Ｏ＿３２５％以下、ＭｇＯ１５〜２５％、
    Ｂ＿２Ｏ＿３５０％以下、ＺｎＯ１５〜２５％、ＣａＯ
    １０〜２５％及びＬｉ＿２Ｏ４〜２０％の少なくとも１
    種を含む特許請求の範囲第１項又は第２項に記載のセラ
    ミックス多層回路板。 ４、セラミックス層と配線導体層とを交互に積層したセ
    ラミックス多層回路板において、前記セラミックス層は
    その熱膨張係数が前記配線導体層の熱膨張係数より小さ
    く且つ前記配線導体層の熱膨張係数の２分の１以上であ
    り、更に前記配線導体層の融点以下で軟化するガラス中
    に粒径１００μｍ以下の中空シリカが分散してなること
    を特徴とするセラミックス多層回路板。 ５、前記中空シリカの含有量は前記セラミックス層の３
    ５〜６０体積％である特許請求の範囲第４項に記載のセ
    ラミックス多層回路板。 ６、セラミックスキャリア基板に半導体素子と搭載し、
    該基板をセラミックス多層回路板に搭載してなる半導体
    モジュールにおいて、前記キャリア基板及び多層回路板
    はセラミックス層と配線導体層とを交互に積層させてお
    り、前記セラミックス層はその熱膨張係数が前記配線導
    体層の熱膨張係数より小さく且つ前記配線導体層の熱膨
    張係数の２分の１以上であり、更に前記セラミックス層
    は前記配線導体層の融点以下で軟化するガラスよりなる
    ことを特徴とする半導体モジュール。 ７、前記セラミックスキャリア基板と半導体素子とはは
    んだバンプによつて接合され、該はんだバンプは有機樹
    脂によつて被われている特許請求の範囲第６項に記載の
    半導体モジュール。 ８、前記有機樹脂は該樹脂１００重量部とゴム粒子５〜
    １０重量部にセラミックス粉３５〜６０体積％を含む特
    許請求の範囲第７項に記載の半導体モジュール。 ９、前記ゴム粒子はポリブタジエン及びシリコンゴムの
    １種以上、及び前記セラミックス粉は石英、炭化シリコ
    ン、窒化シリコン、炭酸カルシウム、ベリリウムを含有
    する炭化シリコンの１種以上からなる特許請求の範囲第
    ８項に記載の半導体モジュール。
JP61130136A 1986-06-06 1986-06-06 セラミックス多層回路板 Granted JPS62287658A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP61130136A JPS62287658A (ja) 1986-06-06 1986-06-06 セラミックス多層回路板
KR1019870005624A KR930000881B1 (ko) 1986-06-06 1987-06-03 세라믹 다층 회로판 및 반도체 모듈
US07/058,255 US4821142A (en) 1986-06-06 1987-06-04 Ceramic multilayer circuit board and semiconductor module
CN87104031.XA CN1005241B (zh) 1986-06-06 1987-06-05 多层陶瓷线路板和半导体组件
US07/683,199 USRE34887E (en) 1986-06-06 1991-04-10 Ceramic multilayer circuit board and semiconductor module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61130136A JPS62287658A (ja) 1986-06-06 1986-06-06 セラミックス多層回路板

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP1242082A Division JPH02119164A (ja) 1989-09-20 1989-09-20 半導体モジユール

Publications (2)

Publication Number Publication Date
JPS62287658A true JPS62287658A (ja) 1987-12-14
JPH0543316B2 JPH0543316B2 (ja) 1993-07-01

Family

ID=15026818

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61130136A Granted JPS62287658A (ja) 1986-06-06 1986-06-06 セラミックス多層回路板

Country Status (4)

Country Link
US (2) US4821142A (ja)
JP (1) JPS62287658A (ja)
KR (1) KR930000881B1 (ja)
CN (1) CN1005241B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275889A (en) * 1990-09-20 1994-01-04 Fujitsu Limited Multi-layer wiring board
US5324370A (en) * 1992-02-27 1994-06-28 Fujitsu Limited Method of manufacturing a multi-layered ceramic circuit board containing layers of reduced dielectric constant

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01248593A (ja) * 1988-03-30 1989-10-04 Ngk Insulators Ltd セラミック多層配線基板
DE3823469A1 (de) * 1988-07-11 1990-01-18 Bodenseewerk Geraetetech Filteranordnung
US4943845A (en) * 1988-08-02 1990-07-24 Northern Telecom Limited Thick film packages with common wafer aperture placement
JPH0268992A (ja) * 1988-09-02 1990-03-08 Nec Corp 多層配線基板
US5136271A (en) * 1989-01-09 1992-08-04 Mitsubishi Denki Kabushiki Kaisha Microwave integrated circuit mountings
DE69008551T2 (de) * 1989-01-09 1994-10-27 Mitsubishi Electric Corp Antennensystem.
US5080958A (en) * 1989-08-01 1992-01-14 E. I. Du Pont De Nemours And Company Multilayer interconnects
US5077451A (en) * 1990-01-17 1991-12-31 Aptix Corporation Custom tooled printed circuit board
US5055973A (en) * 1990-01-17 1991-10-08 Aptix Corporation Custom tooled printed circuit board
US5132648A (en) * 1990-06-08 1992-07-21 Rockwell International Corporation Large array MMIC feedthrough
JP3021586B2 (ja) * 1990-09-17 2000-03-15 富士通株式会社 低誘電率セラミック基板とグリーンシートの製造方法
US5379191A (en) * 1991-02-26 1995-01-03 Microelectronics And Computer Technology Corporation Compact adapter package providing peripheral to area translation for an integrated circuit chip
JPH04314394A (ja) * 1991-04-12 1992-11-05 Fujitsu Ltd ガラスセラミック回路基板とその製造方法
KR970011620B1 (ko) * 1991-05-23 1997-07-12 모토로라 인코포레이티드 집적회로 칩 캐리어
EP0518701A3 (en) * 1991-06-14 1993-04-21 Aptix Corporation Field programmable circuit module
US5483421A (en) * 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5313366A (en) * 1992-08-12 1994-05-17 International Business Machines Corporation Direct chip attach module (DCAM)
US5925444A (en) 1992-12-09 1999-07-20 Hitachi, Ltd. Organic binder for shaping ceramic, its production method and product employing the same
US5785789A (en) * 1993-03-18 1998-07-28 Digital Equipment Corporation Low dielectric constant microsphere filled layers for multilayer electrical structures
US5617131A (en) * 1993-10-28 1997-04-01 Kyocera Corporation Image device having a spacer with image arrays disposed in holes thereof
US5548486A (en) * 1994-01-21 1996-08-20 International Business Machines Corporation Pinned module
US5834824A (en) * 1994-02-08 1998-11-10 Prolinx Labs Corporation Use of conductive particles in a nonconductive body as an integrated circuit antifuse
US5726482A (en) * 1994-02-08 1998-03-10 Prolinx Labs Corporation Device-under-test card for a burn-in board
US5917229A (en) * 1994-02-08 1999-06-29 Prolinx Labs Corporation Programmable/reprogrammable printed circuit board using fuse and/or antifuse as interconnect
US5808351A (en) * 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5813881A (en) * 1994-02-08 1998-09-29 Prolinx Labs Corporation Programmable cable and cable adapter using fuses and antifuses
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
US5489465A (en) * 1994-06-03 1996-02-06 International Business Machines Corporation Edge seal technology for low dielectric/porous substrate processing
EP1083600B1 (en) 1994-08-19 2007-02-14 Hitachi, Ltd. Multilayered circuit substrate
US6423571B2 (en) 1994-09-20 2002-07-23 Hitachi, Ltd. Method of making a semiconductor device having a stress relieving mechanism
US6028364A (en) 1994-09-20 2000-02-22 Hitachi, Ltd. Semiconductor device having a stress relieving mechanism
US5962815A (en) * 1995-01-18 1999-10-05 Prolinx Labs Corporation Antifuse interconnect between two conducting layers of a printed circuit board
US5878483A (en) * 1995-06-01 1999-03-09 International Business Machines Corporation Hammer for forming bulges in an array of compliant pin blanks
JP3330468B2 (ja) * 1995-06-30 2002-09-30 富士通株式会社 配線基板及び半導体装置
US5906042A (en) * 1995-10-04 1999-05-25 Prolinx Labs Corporation Method and structure to interconnect traces of two conductive layers in a printed circuit board
US5767575A (en) * 1995-10-17 1998-06-16 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
DE19646369B4 (de) * 1996-11-09 2008-07-31 Robert Bosch Gmbh Keramische Mehrlagenschaltung und Verfahren zu ihrer Herstellung
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6081026A (en) * 1998-11-13 2000-06-27 Fujitsu Limited High density signal interposer with power and ground wrap
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
US6430058B1 (en) * 1999-12-02 2002-08-06 Intel Corporation Integrated circuit package
US6413849B1 (en) 1999-12-28 2002-07-02 Intel Corporation Integrated circuit package with surface mounted pins on an organic substrate and method of fabrication therefor
JP3407716B2 (ja) * 2000-06-08 2003-05-19 株式会社村田製作所 複合積層電子部品
JP3785903B2 (ja) * 2000-07-21 2006-06-14 株式会社村田製作所 多層基板及びその製造方法
JP3669255B2 (ja) * 2000-09-19 2005-07-06 株式会社村田製作所 セラミック多層基板の製造方法および未焼成セラミック積層体
US6399892B1 (en) 2000-09-19 2002-06-04 International Business Machines Corporation CTE compensated chip interposer
US6726996B2 (en) 2001-05-16 2004-04-27 International Business Machines Corporation Laminated diffusion barrier
WO2003020468A1 (fr) * 2001-08-30 2003-03-13 Sumida Corporation Alliage de brasage sans plomb et parties electroniques utilisant ledit alliage
DE10234364B4 (de) * 2002-07-27 2007-12-27 Robert Bosch Gmbh Glas-Keramik-Verbundwerkstoff, dessen Verwendung als keramische Folie, Schichtverbund oder Mikrohybrid und Verfahren zu dessen Herstellung
US7135767B2 (en) * 2003-07-29 2006-11-14 Agilent Technologies, Inc. Integrated circuit substrate material and method
EP2026642B1 (en) * 2006-06-02 2017-12-27 Murata Manufacturing Co. Ltd. Multilayer ceramic substrate, method for producing the same and electronic component
CN101402514B (zh) * 2007-10-03 2011-09-07 日立金属株式会社 氧化物接合用焊料合金和使用了它的氧化物接合体
US9125301B2 (en) * 2011-10-18 2015-09-01 Integrated Microwave Corporation Integral heater assembly and method for carrier or host board of electronic package assembly
CN102548197B (zh) * 2012-01-30 2016-08-03 华为技术有限公司 一种高速印制电路板
CN102869207B (zh) * 2012-09-24 2014-08-13 胜宏科技（惠州）股份有限公司 一种多层led混合材料线路板的层压方法
TW201641461A (zh) * 2015-04-28 2016-12-01 賀利氏貴金屬北美康舍霍肯有限責任公司 介電物帶組合物

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS599992A (ja) * 1982-07-08 1984-01-19 株式会社日立製作所 多層配線基板の製造方法
JPS5911700A (ja) * 1982-07-12 1984-01-21 株式会社日立製作所 セラミツク多層配線回路板
JPS59107596A (ja) * 1982-12-13 1984-06-21 株式会社日立製作所 セラミツク多層配線回路板

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL232500A (ja) * 1957-10-22
US4109377A (en) * 1976-02-03 1978-08-29 International Business Machines Corporation Method for preparing a multilayer ceramic
US4374391A (en) * 1980-09-24 1983-02-15 Bell Telephone Laboratories, Incorporated Device fabrication procedure
JPS5789212A (en) * 1980-11-25 1982-06-03 Tdk Electronics Co Ltd Composite ceramic electronic material
JPS5922399A (ja) * 1982-07-29 1984-02-04 ソニー株式会社 プリント基板収納装置
JPS5983985A (ja) * 1982-10-30 1984-05-15 松下電工株式会社 発泡セラミツク板の製造方法
JPS59151443A (ja) * 1983-02-17 1984-08-29 Fujitsu Ltd 半導体装置
JPS6028296A (ja) * 1983-07-27 1985-02-13 株式会社日立製作所 セラミツク多層配線回路板
JPS60136294A (ja) * 1983-12-23 1985-07-19 株式会社日立製作所 セラミック多層配線回路板
GB2162167B (en) * 1984-06-01 1988-01-20 Narumi China Corp Ceramic substrate material
JPS6156493A (ja) * 1984-08-28 1986-03-22 日本電気株式会社 多層回路基板の電源配線構造
JPS6183674A (ja) * 1984-10-01 1986-04-28 株式会社日立製作所 セラミツク配線基板及びその製造方法
JPH0634452B2 (ja) * 1985-08-05 1994-05-02 株式会社日立製作所 セラミツクス回路基板
JPS6273799A (ja) * 1985-09-27 1987-04-04 日本電気株式会社 多層セラミツク配線基板
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
US5024883A (en) * 1986-10-30 1991-06-18 Olin Corporation Electronic packaging of components incorporating a ceramic-glass-metal composite
JPH06183674A (ja) * 1992-12-21 1994-07-05 Toshiba Corp エレベータ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS599992A (ja) * 1982-07-08 1984-01-19 株式会社日立製作所 多層配線基板の製造方法
JPS5911700A (ja) * 1982-07-12 1984-01-21 株式会社日立製作所 セラミツク多層配線回路板
JPS59107596A (ja) * 1982-12-13 1984-06-21 株式会社日立製作所 セラミツク多層配線回路板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5275889A (en) * 1990-09-20 1994-01-04 Fujitsu Limited Multi-layer wiring board
US5324370A (en) * 1992-02-27 1994-06-28 Fujitsu Limited Method of manufacturing a multi-layered ceramic circuit board containing layers of reduced dielectric constant
US5534331A (en) * 1992-02-27 1996-07-09 Fujitsu Limited Method of manufacturing a multi-layered ceramic circuit board containing layers of reduced dielectric constant

Also Published As

Publication number Publication date
US4821142A (en) 1989-04-11
KR930000881B1 (ko) 1993-02-08
JPH0543316B2 (ja) 1993-07-01
CN87104031A (zh) 1987-12-16
KR880001052A (ko) 1988-03-31
CN1005241B (zh) 1989-09-20
USRE34887E (en) 1995-03-28

Similar Documents

Publication Publication Date Title
JPS62287658A (ja) セラミックス多層回路板
US4861646A (en) Co-fired metal-ceramic package
JPS60136294A (ja) セラミック多層配線回路板
US20060234021A1 (en) Multi-layer ceramic substrate, method for manufacturing the same and electronic device using the same
EP0532842A1 (en) Low dielectric inorganic composition for multilayer ceramic package
JPH10284836A (ja) セラミック一括積層配線基板及びその製造方法
JP3061282B2 (ja) セラミック多層回路板および半導体モジュール
CN101604636B (zh) 多层陶瓷基板的制造方法以及使用了它的电子机器
JPH0613755A (ja) セラミック多層配線基板とその製造方法
KR100744855B1 (ko) 높은 열적 사이클 전도체 시스템
JP2644845B2 (ja) セラミツク多層回路基板及びその用途
JP2002050869A (ja) 多層配線基板の製造方法
JPH02119164A (ja) 半導体モジユール
JPH1116418A (ja) 銅メタライズ組成物及びそれを用いたガラスセラミック配線基板
JP2001015930A (ja) 多層配線基板およびその製造方法
EP0204261A2 (en) Multilayer wiring board and method of manufacturing the same
JP3426920B2 (ja) 配線基板
JPS6293961A (ja) 多層配線回路板
JPS60171781A (ja) 低誘電率多層基板の製造方法
JPS6332751B2 (ja)
KR100515679B1 (ko) 저온 동시소성 세라믹 조성물
JPH0470124B2 (ja)
JPH0320915B2 (ja)
JP4632472B2 (ja) 銅導体組成物及びこれを用いた配線基板
JP2004259556A (ja) メタライズ組成物、並びにセラミック配線基板およびその製法