JPS62236199A - 電気的消去型半導体不揮発性メモリ - Google Patents
電気的消去型半導体不揮発性メモリInfo
- Publication number
- JPS62236199A JPS62236199A JP61079736A JP7973686A JPS62236199A JP S62236199 A JPS62236199 A JP S62236199A JP 61079736 A JP61079736 A JP 61079736A JP 7973686 A JP7973686 A JP 7973686A JP S62236199 A JPS62236199 A JP S62236199A
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- JP
- Japan
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- memory cell
- cell transistor
- write
- erase
- dummy
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電気的消去型半導体不揮発性メモリ（以下Ｅ
ＦＲＯＭと略す）に関するものである。
ＦＲＯＭと略す）に関するものである。
従来の技術
従来のＥ ＦＲＯＭにおいては書き込み／消去時間はそ
の内部のタイミング回路によって一義的に定まっており
、変更することは出来ない。一方、メモリ・セル・トラ
ンジスタの書き込み／消去時間はその酸化膜の厚さなど
、いわゆる、プロセス・パラメータの値によって変動す
るため、タイミング回路で設定した書き込み／消去時間
が、プロセス・パラメータのばらつき等を考慮した上で
最適になっているとは言えないのが現実であった。
の内部のタイミング回路によって一義的に定まっており
、変更することは出来ない。一方、メモリ・セル・トラ
ンジスタの書き込み／消去時間はその酸化膜の厚さなど
、いわゆる、プロセス・パラメータの値によって変動す
るため、タイミング回路で設定した書き込み／消去時間
が、プロセス・パラメータのばらつき等を考慮した上で
最適になっているとは言えないのが現実であった。
またＥ ＦＲＯＭにおいては数多くの書き込み／消去の
サイクルを経た後にはメモリ・セル・トランジスタの酸
化膜中にトラップされた電子の影響を受けて、書き込み
／消去特性は劣化するために、最初にタイミング回路で
設定した書き込み／消去時間では十分な書き込み／消去
がなされなくなってしまう。
サイクルを経た後にはメモリ・セル・トランジスタの酸
化膜中にトラップされた電子の影響を受けて、書き込み
／消去特性は劣化するために、最初にタイミング回路で
設定した書き込み／消去時間では十分な書き込み／消去
がなされなくなってしまう。
発明が解決しようとする問題点
このように従来のＥ ＦＲＯＭにおいては書き込み／消
去時間がタイミング回路によって一義的に定まっており
、メモリ・セル・トランジスタの書き込み／消去特性に
対して最適化がなされていな□い。
去時間がタイミング回路によって一義的に定まっており
、メモリ・セル・トランジスタの書き込み／消去特性に
対して最適化がなされていな□い。
本発明はかかる点に鑑みてなされたもので、簡易な構成
でメモリ・セル・トランジスタの書き込み／消去特性に
最適な書き込み／消去時間を設定することが可能な調整
手段を提供することを目的としている。
でメモリ・セル・トランジスタの書き込み／消去特性に
最適な書き込み／消去時間を設定することが可能な調整
手段を提供することを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、情報を記憶するた
めのＥ２ＦＲＯＭ とともにに同Ｅ２ＦＲＯＭ内のメモ
リ・セル・トランジスタと同等のダミーのメモリ・セル
・トランジスタとそれを書き込み／消去するための回路
またそれを読み出すための回路を設けたものである。
めのＥ２ＦＲＯＭ とともにに同Ｅ２ＦＲＯＭ内のメモ
リ・セル・トランジスタと同等のダミーのメモリ・セル
・トランジスタとそれを書き込み／消去するための回路
またそれを読み出すための回路を設けたものである。
作 用
本発明は、上記した構成により、ダミーのメモリ・セル
・トランジスタの書き込み／消去を行い、またそれを読
み出すことによって書き込み／消去の時間を決定するた
め、メモリーセルφトランジスタの特性に最適な書き込
み／消去時間を得ることが出来る。
・トランジスタの書き込み／消去を行い、またそれを読
み出すことによって書き込み／消去の時間を決定するた
め、メモリーセルφトランジスタの特性に最適な書き込
み／消去時間を得ることが出来る。
実施例
図は本発明実施例のＥ ＦＲＯＭ構成図を示す。
第１図において２は制御系を含むＥ ＦＲＯＭの情報記
憶部であり、１がダミーのメモリ・セル・トランジスタ
を含む回路ブロックで６１．１１はダミーのメモリ・セ
ル・トランジスタである。情報を記憶するメモリ・セル
・トランジスタ・アレイ２６中のメモリ・セル・トラン
ジスタと全く同じ構造、特性を有している。１２および
１３ば、ダミーのメモリ・セル・トランジスタ１１を書
き込み／消去および読み出すだめのバイアス回路であり
、また、１′４はそれの読み出し回路である。
憶部であり、１がダミーのメモリ・セル・トランジスタ
を含む回路ブロックで６１．１１はダミーのメモリ・セ
ル・トランジスタである。情報を記憶するメモリ・セル
・トランジスタ・アレイ２６中のメモリ・セル・トラン
ジスタと全く同じ構造、特性を有している。１２および
１３ば、ダミーのメモリ・セル・トランジスタ１１を書
き込み／消去および読み出すだめのバイアス回路であり
、また、１′４はそれの読み出し回路である。
Ｅ２ＦＲＯＭの書き込み／消去が実行されると、情報を
記憶するメモリ・セル・トランジスタ・アレイ２６中の
デコータ２３．２４で選択されたメモリ・セル・トラン
ジスタと同時にダミーのメモリ・セル・トランジスタ１
１も昇圧回路２７を通して書き込み／消去がなされる。
記憶するメモリ・セル・トランジスタ・アレイ２６中の
デコータ２３．２４で選択されたメモリ・セル・トラン
ジスタと同時にダミーのメモリ・セル・トランジスタ１
１も昇圧回路２７を通して書き込み／消去がなされる。
ある一定時間の書き込み／消去の後、ダミーのメモリ・
セル・トランジスタ１１は読み出し状態に移る。この時
、情報を記憶するメモリ・セル・トランジスタ・アレイ
２６中の選択されたセルは書き込み／消去状態をそのま
ま継続する。ダミーのメモリ・セル・トランジスタ１１
の読み出しの結果、所定のレベルまで十分に書き込み／
消去がなされた場合には、出力信号１６によって情報を
記憶するメモリ・セル中トランジスタ・アレイ２６中の
選択されたメモリφセル拳トランジスタの書き込み／消
去は終了される。一方、ダミーのメモリ・セル・トラン
ジスタ１１がまだ所定のレベルまで書き込み／消去なさ
れていないと判定された場合には、情報を記憶するメモ
リ・セル・トランジスタ・アレイ２６中の選択されたセ
ルはそのまま書き込み／消去を継続され、ダミー・セル
１１も再び書き込み／消去状態に移る。以下上記動作を
繰り返しダミー・セル１１が所定のレベルまで書き込み
／消去されるまでメモリ・セル・トランジスタ・アレイ
２６中の選択されたセルは書き込み／消去が継続される
。
セル・トランジスタ１１は読み出し状態に移る。この時
、情報を記憶するメモリ・セル・トランジスタ・アレイ
２６中の選択されたセルは書き込み／消去状態をそのま
ま継続する。ダミーのメモリ・セル・トランジスタ１１
の読み出しの結果、所定のレベルまで十分に書き込み／
消去がなされた場合には、出力信号１６によって情報を
記憶するメモリ・セル中トランジスタ・アレイ２６中の
選択されたメモリφセル拳トランジスタの書き込み／消
去は終了される。一方、ダミーのメモリ・セル・トラン
ジスタ１１がまだ所定のレベルまで書き込み／消去なさ
れていないと判定された場合には、情報を記憶するメモ
リ・セル・トランジスタ・アレイ２６中の選択されたセ
ルはそのまま書き込み／消去を継続され、ダミー・セル
１１も再び書き込み／消去状態に移る。以下上記動作を
繰り返しダミー・セル１１が所定のレベルまで書き込み
／消去されるまでメモリ・セル・トランジスタ・アレイ
２６中の選択されたセルは書き込み／消去が継続される
。
ダミー・セル１１と情報を記憶するメモリ・セル・アレ
イ２６中のトランジスタとは全く同じ構造。
イ２６中のトランジスタとは全く同じ構造。
特性を有するからダミー・セル１１の書キ込み／消去お
よび読み出しを行うことにより、情報を記憶するための
メモリ・セル拳トランジスタの特性に最適な書き込み／
消去時間を得ることができ、情報は、センスアンプ、人
出力バッファ２５を通じて検出することが出来る。また
、ダミーセル１１から得られる出力信号１５を外部装置
（ＣＰＵ等）で読み出せるようにしておくことにより、
Ｅ ＦＲＯＭの書き込み／消去が終了した時間を知るこ
とも出来る。
よび読み出しを行うことにより、情報を記憶するための
メモリ・セル拳トランジスタの特性に最適な書き込み／
消去時間を得ることができ、情報は、センスアンプ、人
出力バッファ２５を通じて検出することが出来る。また
、ダミーセル１１から得られる出力信号１５を外部装置
（ＣＰＵ等）で読み出せるようにしておくことにより、
Ｅ ＦＲＯＭの書き込み／消去が終了した時間を知るこ
とも出来る。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡易
な回路構成により、メモリ・セル・トランジスタの特性
に最適な書き込み／消去時間を得ることが出来、実用的
にきわめて有用である。
な回路構成により、メモリ・セル・トランジスタの特性
に最適な書き込み／消去時間を得ることが出来、実用的
にきわめて有用である。
【図面の簡単な説明】
図は本発明実施例の概略図を示すブロック図である。
１・・・・・・ダミーのメモリ・セル・トランジスタを
含む回路群、１１・・・・・・ダミーのメモリ・セリ・
トランジスタ、１２．１３・・・・・・ダミーのメモリ
・セル・トランジスタを書き込み／消去および読み出す
だめのバイアス回路、１４・・・・・・読み出し回路、
２・・・・・・制御系を含むＥ２ＦＲＯＭのブロック図
、２１・・・・・・制御回路、２２・・・・・・タイミ
ング回路、２３・・・・・・Ｘデコーダ、書き込み／消
去回路、２４・・・・・・Ｙデコーダ、書き込み／消去
回路、２５・・・・・・センス・アンプ、入出力バッフ
ァ回路、２６・・・・・・Ｅ２ＰＲＯＭメモリ・セル・
トランジスタ・アレイ、２７・・・・・・昇圧回路。
含む回路群、１１・・・・・・ダミーのメモリ・セリ・
トランジスタ、１２．１３・・・・・・ダミーのメモリ
・セル・トランジスタを書き込み／消去および読み出す
だめのバイアス回路、１４・・・・・・読み出し回路、
２・・・・・・制御系を含むＥ２ＦＲＯＭのブロック図
、２１・・・・・・制御回路、２２・・・・・・タイミ
ング回路、２３・・・・・・Ｘデコーダ、書き込み／消
去回路、２４・・・・・・Ｙデコーダ、書き込み／消去
回路、２５・・・・・・センス・アンプ、入出力バッフ
ァ回路、２６・・・・・・Ｅ２ＰＲＯＭメモリ・セル・
トランジスタ・アレイ、２７・・・・・・昇圧回路。
Claims (1)
- 情報を記憶する電気的に消去可能なメモリ・セル・トラ
ンジスタを用いた半導体不揮発性メモリとともに、前記
情報を記憶するメモリ・セル・トランジスタと同等のダ
ミーメモリ・セル・トランジスタを、その書き込み／消
去および読み出すためのバイアス回路、読み出し回路と
合わせて有することを特徴とする電気的消去型半導体不
揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61079736A JPS62236199A (ja) | 1986-04-07 | 1986-04-07 | 電気的消去型半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61079736A JPS62236199A (ja) | 1986-04-07 | 1986-04-07 | 電気的消去型半導体不揮発性メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62236199A true JPS62236199A (ja) | 1987-10-16 |
Family
ID=13698492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61079736A Pending JPS62236199A (ja) | 1986-04-07 | 1986-04-07 | 電気的消去型半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62236199A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097446A (en) * | 1988-05-23 | 1992-03-17 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US5377145A (en) * | 1991-02-11 | 1994-12-27 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5434819A (en) * | 1988-11-22 | 1995-07-18 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
| US5546561A (en) * | 1991-02-11 | 1996-08-13 | Intel Corporation | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory |
-
1986
- 1986-04-07 JP JP61079736A patent/JPS62236199A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5097446A (en) * | 1988-05-23 | 1992-03-17 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US5434819A (en) * | 1988-11-22 | 1995-07-18 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
| US5544098A (en) * | 1988-11-22 | 1996-08-06 | Hitachi, Ltd. | Semiconductor memory device having an automatically activated verify function capability |
| US5377145A (en) * | 1991-02-11 | 1994-12-27 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5448712A (en) * | 1991-02-11 | 1995-09-05 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5513333A (en) * | 1991-02-11 | 1996-04-30 | Intel Corporation | Circuitry and method for programming and erasing a non-volatile semiconductor memory |
| US5546561A (en) * | 1991-02-11 | 1996-08-13 | Intel Corporation | Circuitry and method for selectively protecting the integrity of data stored within a range of addresses within a non-volatile semiconductor memory |
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