TWI520138B

TWI520138B - 半導體裝置及用於該半導體裝置之控制方法

Info

Publication number: TWI520138B
Application number: TW102141615A
Authority: TW
Inventors: 菊池啟一郎
Original assignee: 菲力裝置管理有限公司
Priority date: 2005-10-04
Filing date: 2006-10-04
Publication date: 2016-02-01
Also published as: US7630245B2; JPWO2007043133A1; TWI420526B; TW201419283A; US20070104016A1; WO2007043133A1; TW200729215A

Description

半導體裝置及用於該半導體裝置之控制方法

本申請案為於2005年10月4日提出申請之在PCT第21條第2款下未以英文公開之國際申請案第PCT/JP2005/018322號的延續申請案。

本發明大體上係關於半導體裝置及用於該半導體裝置之控制方法，且更特別的是有關於一種具有非揮發性記憶格陣列(non-volatile memory cell array)的半導體裝置及用於該半導體裝置之控制方法。

近年來，可重寫資料的非揮發性記憶體半導體裝置已被廣泛使用。例如，在屬典型非揮發性記憶體的快閃記憶體中，組成記憶格的電晶體係儲存電荷於電荷儲存層內，藉此可儲存資料。有兩種快閃記憶體，亦即，有浮動閘作為電荷儲存層的浮動閘型快閃記憶體，以及有捕捉層作為電荷儲存層的SONOS(矽-氧化物-氮化物-氧化物-矽)型快閃記憶體。

藉由注入電子或其類似物於電荷儲存層內可將資料寫入記憶格(亦即，將電荷儲存於電荷儲存層內)。更特別的是，在形成記憶格之電晶體的源極與汲極之間施加高電壓，且施加正電壓於其控制閘極(control gate)。將源極與汲極之間因此產生的熱電子注入電荷儲存層，且累積於其中。注入電荷儲存層的電荷(電子)會提高形成記憶格之電晶體的臨界電壓。以電流方式測量該臨界電壓藉此可讀取儲存於其中的資料。

只要屬快閃記憶體之外部使用者裝置(例如，CPU)的電路正在寫入資料於快閃記憶體，則該CPU除了資料寫入處理以外不會執行任何處理。因此要求縮短寫入資料於記憶格所花費的時間以便改善CPU處理效率。

日本專利申請案公告號：2002-197880(以下簡稱文獻1)揭示一種技術其基於寫入資料於記憶格時的應用裝置而選擇性設定施加於形成記憶格之電晶體的源極、汲極和控制閘極的電壓及其施加時間至適當的數值。

第1(a)圖顯示資料可保存的時間(資料保存時間(data retention time))為資料寫入深度(亦即，臨界電壓)的函數，而第1(b)圖顯示寫入資料所需時間(資料寫入時間)為臨界電壓的函數。儲存於電荷儲存層內的電荷會隨著時間的流逝而消失(亦即，遺失資料)。對普通快閃記憶體的要求是在90至125℃溫度下能保證像10到20年那麼長久的長期資料保存。長期資料保存可能要求電荷儲存層中要有較大量的電荷。如第1(a)圖所示，其係要求增加形成記憶格之電晶體的臨界電壓。不過，如第1(b)圖所示，寫入資料要花較長的時間以便在電荷儲存層中儲存數量增加的電荷。在寫入資料的時候，如果昇高施加於記憶格的電壓，則可縮短寫入資料所需時間。不過，可能損壞該等記憶格。此外，臨界電壓的分布範圍也較寬。基於這些理由，為了寫入資料而增加施加於記憶格的電壓是不可取的。綜合以上的考慮，如果固定施加於記憶格的電壓，則加長資料保存時間與減少資料寫入時間之間有折衷取拾之關係。

文獻1所描述的技術係基於應用裝置適當地選擇資料保存時間和寫入時間，且無法保證有足夠的資料保存時間和寫入時間的減少。

因此，本發明之目的是要提供一種能保證有足夠資料保存時間和減少資料寫入時間的半導體裝置以及一種用於控制該半導體裝置的方法。

本發明之半導體裝置包含：具有非揮發性記憶格(memory cell)的記憶格陣列；以及控制電路，該控制電路藉由將待編程之記憶格編程為第一階和然後將將該等記憶格編程為第二階而寫入資料於該記憶格陣列中。因此，藉由縮短用於編程為第一階的時間可減少寫入資料所需的時間。此外，藉由編程為第二階可保證所需的資料保存時間。

本發明可配置成使得被編程為第二階之該等記憶格的資料保存時間比被編程為第一階之該等記憶格的資料保存時間長久。被編程為第二階之該等記憶格的臨界電壓(threshold voltage)可高於被編程為第一階之該等記憶格的臨界電壓。因此，可減少用於編程為第一階所需的時間且可保證有足夠的資料保存時間。

本發明可配置成使得控制電路接收由外部電路供給且用於編程為該第二階的控制訊號，且然後將該等記憶格編程為該第二階。因此，有可能節省外部電路(可為例如，CPU)的處理時間。

本發明可配置成使得在將該等應寫入資料於其中的記憶格編程為該第一階之後，該控制電路接收控制訊號。因此，當該控制電路不忙線時，可執行第二階的編程。

本發明可配置成復包含：儲存旗標的儲存部(storage part)，該旗標係表示包含該等待編程之記憶格的區域中之至少一個記憶格已被編程為該第一階，其中該控制電路係從該儲存部讀取該旗標，且在該旗標表示該至少一個記憶格已被編程為該第一階時將該等應寫入資料於其中的記憶格編程為該第二階。因此，只在至少一個記憶格已被編程為第一階時，才進行第二階的編程，從而可避免不必要的編程。

本發明可配置成使得該控制電路在該區域中之至少一個記憶格被編程為該第一階時儲存該旗標於該儲存部中，以及在該區域中之該等記憶格被編程為該第二階時清除該儲存部中的該旗標。因此，有可能適當地儲存旗標於儲存部中，該旗標係表示該區域中之至少一個記憶格已被編程為第一階。

本發明可配置成使得該控制電路從包含該等應寫入資料於其中的記憶格之區域中的記憶格讀取資料且編程該等記憶格中之已被編程為該第一階的記憶格，藉此可將該等應寫入資料於其中的記憶格編程為該第二階。因此，可將該等記憶格編程為第二階而不需任何提供給外部電路且由控制電路接收的位址之指令。

本發明可配置成使得該區域包含該整個記憶格陣列或其部份。

本發明可配置成使得該記憶格陣列包含多個區域；以及該儲存部儲存旗標，每一該等旗標係與該等多個區域中之各自一個區域相關聯且表示該等多個區域中之對應一個區域中的至少一個之記憶格已被編程為第一階。因此，有可能減少將記憶格陣列中之記憶格編程為第二階所花費的時間。

本發明也為一種用於控制半導體裝置的方法，該半導體裝置設有具有非揮發性記憶格的記憶格陣列，該方法包含以下步驟：將應寫入資料於其中的記憶格編程為第一階；以及將該等應寫入資料於其中的記憶格編程為第二階。因此，藉由縮短用於編程為第一階的時間，可減少寫入資料所需時間。此外，藉由編程為第二階可保證所需的資料保存時間。

本發明可配置成復包含以下步驟：接收用於編程為該第二階的控制訊號，其中將該等記憶格編程為該第二階係因應該控制訊號而將該等記憶格編程為該第二階。因此，有可能節省外部電路(可為例如，CPU)的處理時間。

本發明可配置成復包含以下步驟：儲存旗標，該旗標係表示包含該等待編程之記憶格的區域中之至少一個記憶格已被編程為該第一階，其中將該等記憶格編程為該第二階係包含以下步驟從該儲存部讀取該旗標，以及在該旗標表示該至少一記憶格已被編程為該第一階時將該等應寫入資料於其中的記憶格編程為該第二階。因此，只在至少一個記憶格已被編程為第一階時，才進行第二階的編程，從而可避免不必要的編程。

根據本發明，有可能提供一種能保證有滿意的資料保存時間和減少寫入時間的半導體裝置以及其控制方法。

10‧‧‧控制電路

12‧‧‧快閃記憶格

14‧‧‧記憶格陣列

15‧‧‧X解碼器

16‧‧‧資料暫存器/感測放大器

18‧‧‧Y解碼器

20‧‧‧輸入/輸出控制電路

22‧‧‧位址暫存器

24‧‧‧命令暫存器

26‧‧‧邏輯控制器電路

28‧‧‧記憶格狀態暫存器

30‧‧‧高電壓產生電路

32‧‧‧驗證電壓產生電路

A,B,C‧‧‧臨界電壓

BL‧‧‧位元線

C1-C8‧‧‧記憶格

D1-D4‧‧‧資料

L1‧‧‧第一階

L2‧‧‧第二階

Op,Op1,Op2‧‧‧命令

T1,T2‧‧‧CPU忙線時間

WL‧‧‧字元線

S10、S12、S14、S16、S18、S20、S22、S24、S28、S29、S30、S32、S34、S40、S42、S44、S46、S48、S50‧‧‧步驟

閱讀以上詳細說明結合附圖可更加明白本發明的其他目的、特徵及優點，其中：第1(a)圖係顯示臨界電壓與資料保存時間間之關係的示意圖；第1(b)圖係顯示臨界電壓與寫入時間間之關係的示意圖；第2(a)、2(b)及2(c)圖為顯示本發明之原理的圖；第3圖係根據第一具體實施例之快閃記憶體的方塊圖；第4圖係當第一具體實施例的快閃記憶體中之控制電路將記憶格編程為第一階時所執行的順序的流程圖；第5圖係當第一具體實施例的快閃記憶體中之控制電路將記憶格編程為第二階時所執行的順序的流程圖；第6圖係顯示第一具體實施例的快閃記憶體在編程步驟中所觀察到的記憶格之狀態；第7(a)圖與第7(b)圖為第一具體實施例之快閃記憶體的操作的時序圖；以及第8圖係當第二具體實施例的快閃記憶體中之控制電路將記憶格編程為第二階時所執行的順序的流程圖。

首先，參考第2(a)圖至第2(c)圖，將描述本發明的原理。

第2(a)圖係顯示數個電晶體之臨界電壓的記憶格數目(位元數)之分布，該等電晶體係形成記憶格陣列中的記憶格，彼等係處於抹除狀態(等於“1”的資料)，各個記憶格都沒有儲存電荷。在此圖中，“A”為用於決定記憶格所儲存之資料為“1”或“0”的臨界電壓。各個有低於A之臨界電壓的記憶格係處於資料“1”已寫入的狀態，而各個有高於A之臨界電壓的記憶格則處於資料“0”已寫入的狀態。第2(a)圖係圖示所有記憶格都有資料“1”。

接下來，將各個應寫入資料“0”的記憶格(第2(a)與2(b)圖係圖示所有記憶格都寫入資料“0”的情形)編程為第一階。第2(b)圖係圖示已編程為第一階之記憶格的臨界電壓的記憶格數(位元數)之分布。高於“B”的臨界電壓係表示已將該等記憶格編程為第一階。臨界電壓B係與A非常接近。因此，儘管資料保存時間短，由於有第1(a)圖所示的關係而資料寫入時間也短。以此方式，儘管資料保存時間短，可用短編程時間將該等記憶格編程為第一階。例如，已編程為第一階的記憶格能夠保存資料數分鐘至數天。

在寫成第一階後第一階的資料保存時間尚未消逝的任一時刻，將該等記憶格編程為第二階。第2(c)圖係圖示已編程為第二階之記憶格的臨界電壓的記憶格數(位元數)分布。高於C的臨界電壓係表示該等記憶格已被編程為第二階。臨界電壓C係離臨界值A很遠。因此，由第1(a)圖所示的關係可知，可延長資料保存時間。假設已編程為第二階之記憶格的資料保存時間是對快閃記憶體要求的資料保存時間。

如上述，在用CPU寫入資料於快閃記憶體內時，用短寫入時間將該等記憶格編程為第一階。之後，在任一時刻，將該等記憶格編程為第二階，藉此可保證有夠長的資料保存時間。可將該等記憶格編程為第二階而不限定CPU的處理時間，藉此可減少CPU的處理時間。

[第一具體實施例]

以下描述本發明的第一具體實施例。第一具體實施例為一示範快閃記憶體。第3圖係根據第一具體實施例圖示該快閃記憶體的方塊圖。多個為非揮發性記憶格的快閃記憶格12係經排列成有數行數列的記憶格陣列14。形成該等記憶格12之電晶體的控制閘極均連接至數條字元線WL，且彼等之汲極連接至數條位元線BL，源極則連接至電源線。將記憶格陣列14分成多個區塊1至n，各個區塊係由多個記憶格構成。

邏輯控制器電路26係暫時儲存源自與本快閃記憶體相連接之使用者裝置(例如，微電腦)的控制訊號，然後施加該等控制訊號於輸入/輸出控制電路20。該輸入/輸出控制電路20係供給使用者裝置所供給的訊號，該等訊號可包含命令和位址資料。該輸入/輸出控制電路20對各個控制訊號有回應，且分別輸出命令、位址及資料至命令暫存器24、位址暫存器22及資料暫存器/感測放大器16。將經由暫存器/感測放大器16輸入的資料輸出到使用者裝置。

基於經由輸入/輸出控制電路20收到的位址，位址暫存器22輸出數個待選定的位址到X解碼器15與Y解碼器18。該X解碼器15選定排列於記憶格陣列14中的字元線WL中之一條，而Y解碼器18選定排列於記憶格陣列14中的位元線BL中之一條。從而，選定一個要經受資料讀取或寫入的記憶格12。該資料暫存器/感測放大器16係將經由該輸入/輸出控制電路20收到的資料寫入選定的記憶格12。該資料暫存器/感測放大器16讀取選定記憶格12的資料，且將它輸出到輸入/輸出控制電路20。

如以下所述，控制電路10執行各種控制，且將位址暫存器22供給於位址暫存器22，且收送資料給資料暫存器/感測放大器16。此外，該控制電路10指示高電壓產生電路30和驗證電壓產生電路32以產生各自的電壓。該高電壓產生電路30在控制電路10的控制下供給用於寫入或讀取資料的電壓給選定的記憶格12。該驗證電壓產生電路32在控制電路10的控制下供給用於驗證的電壓給選定的記憶格12。

記憶格狀態暫存器28連接至控制電路10與X解碼器15，且為儲存旗標的記憶體。該旗標係表示包含多個記憶格12之記憶格陣列14之區域中至少一個之記憶格12已被編程為第一階。當該記憶格陣列14之區域內至少一個記憶格12已被編程為第一階時，旗標為“1”，而在沒有任何記憶格12被編程為第一階時為“0”。該記憶格陣列14中之區域可為整個記憶格陣列14或者是可為記憶格陣列14的多個區塊中之每一個區塊。在第一具體實施例中，該區域為整個記憶格陣列14。就此情形而言，只使用一個旗標且儲存於記憶格狀態暫存器28。反之，在以下描述的第二具體實施例中，區域係以區塊定義。旗標的個數等於區域數，該等區域可儲存數目與區塊數相等的旗標。

以下根據第一具體實施例參考第4與5圖的流程圖和第6圖的電路圖描述快閃記憶體的操作。在第一具體實施例中，整個記憶格陣列14為一個區域，且只為整個記憶格陣列14提供一個旗標。第6圖係圖示記憶格陣列14中之8個記憶格C1 至C8且用來描述本快閃記憶體的操作。記憶格C1至C8均連接至字元線WL和數條位元線BL，且可用X解碼器15與Y解碼器18選定。記憶格C1至C8之下的符號“1”、”L1”、“L2”係各自表示狀態“1”(亦即，臨界電壓等於或低於第2(a)圖中的A值)、在第一階但不在第二階的狀態(亦即，臨界電壓等於或高於B且等於或低於C，分別如第2(b)與2(c)圖所示)、以及第二階的狀態(第2(c)圖)。實際上，記憶格陣列14包含許多記憶格。不過，為了簡化說明，以下係假設記憶格陣列14只有8個記憶格。

第4圖為用於將該等記憶格編程為第一階之順序的流程圖，此一順序係由控制電路10執行。在初始狀態中，記憶格狀態暫存器28中儲存旗標“0”。在第6圖中，已將第二階“L2”寫進記憶格C7作為資料“0”，而其他的記憶格均儲存資料“1”。請參考第4圖，控制電路係儲存旗標“1”於記憶格狀態暫存器28內(步驟S10)。控制電路10驗證記憶格的第一階，其中該記憶格是用使用者裝置經由輸入/輸出控制電路20施加於位址暫存器22的位址指定(亦即，X解碼器15與Y解碼器18所選定的記憶格)(步驟S12)。亦即，該控制電路10判定該記憶格的臨界電壓是否等於或高於B。在驗證時，該控制電路10輸出訊號至驗證電壓產生電路32，其係供給驗證用之電壓給該記憶格。

如果驗證失敗，亦即，如果該記憶格的臨界電壓等於或低於B，則該控制電路10將第一階寫入該記憶格(步驟S14)。完成此項藉此該控制電路10供給訊號給高電壓產生電路30，該高壓產生電路30供給高電壓至該記憶格。當驗證通過時，流程前進到步驟S16。如第6圖所示。記憶格c1的狀態為“1”，且因而被編程為第一階“L1”(步驟S14)。然後，再做驗證(步驟S12)。在步驟S16，判斷是否處理最後一個位址。當相關位址不是最後一個位址，則該控制電路10繼續處理用下一個位址存取的記憶格C2。以此方式，根據源自使用者裝置的位址，將直到C8的記憶格被編程為第一位址。顯示於第6圖的範例情況是要將記憶格C1、C2、C5、C7編程為第一階。由於記憶格C7已處於第二階而不會被編程為第一階，因此記憶格C1、C2、C5會被編程為第一階。在步驟S16，當相關的記憶格是最後一個位址所指定的記憶格C8時，控制電路10結束該處理。

第5圖為用於把記憶格編程為第二階的執行順序流程圖，此一順序係由控制電路10執行。在使用者裝置將資料寫入記憶格陣列14後，源自使用者裝置用於把第二階寫入該等記憶格的控制訊號均經由邏輯控制器電路26、輸入/輸出控制電路20以及命令暫存器24而施加於控制電路。因應該控制訊號，該控制電路10執行以下的步驟。控制電路10讀取來自記憶格狀態暫存器28的旗標(步驟S20)。控制電路10判斷該旗標是否為“1”(步驟S22)。當旗標為“0”時，該控制電路10結束處理。當旗標為“1”時，該控制電路10賦予位址暫存器22初始位址(亦即，記憶格C1的位址)。然後，控制電路10讀取儲存於用X解碼器15與Y解碼器18選定之記憶格的資料(步驟S24)。儲存由該記憶格讀出的資料於資料暫存器/感測放大器16內。

控制電路10進行第二階的驗證(步驟S28)。在驗證時，當資料暫存器/感測放大器16之中的資料為“0”時，該控制電路10檢查該記憶格的臨界電壓是否等於或高於圖示於第2 (b)圖的C值。當驗證失敗時，亦即，當該記憶格的臨界電壓等於或低於C時，該控制電路10把該記憶格編程為第二階(步驟S29)，且再做驗證(步驟S28)。至於如第4圖所示的步驟S12與S14之情況，在步驟S28與S29中，該控制電路10指示驗證電壓產生電路32與高電壓產生電路30施加電壓於該記憶格。當驗證通過時，該控制電路10前進到步驟S30以判斷相關位址是否為最後一個位址。當該位址不是最後一個位址時，在步驟S32，該控制電路10前進到下一個位址所指定的記憶格C2。以此方式，重覆該流程直到處理完記憶格C8為止。在第6圖的示範例子中，將已被編程為第一階“L1”的記憶格C1、C2、C5、C7編程為第二階“L2”。由於記憶格C7在驗證之前已被編程為第二階“L2”(步驟S28)，所以不會執行把記憶格C7編程為第二階“L2”的步驟(步驟S29)。在步驟S30，當處理完最後一個位址所指定的記憶格時，該控制電路10把記憶格狀態暫存器28的旗標重設成“0”(步驟S34)，且結束該處理。

第7(a)圖與第7(b)圖的時序圖係圖示比較實例與第一具體實施例的資料儲存操作用來描述第一具體實施例的效果。請參考第7(a)圖，該比較實例係寫入資料而不分開使用第一階與第二階。藉由使用者裝置(例如，CPU)施加用於寫入資料的命令Op於該比較實例的快閃記憶體。接下來，藉由使用者裝置施加寫入位址與資料D1於該快閃記憶體。然後，將資料D1寫入到記憶格陣列中由該施加位址所指定的記憶體區。同樣，將資料D2、D3、D4寫入到由該等施加位址所指定的記憶體區。該使用者裝置CPU保持忙線且不允許執行其他的行程，直到將資料 D4寫入於記憶格陣列為止。該CPU忙線會持續一段時間T1。

請參考第7(b)圖，藉由使用者裝置施加用於寫入資料的命令Op1於本具體實施例的快閃記憶體。接下來，用使用者裝置施加寫入位址與資料D1至該快閃記憶體。然後，將位址D1所指定的記憶格編程為第一階。同樣，將位址D2、D3、D4所指定的記憶格編程為第一階。在記憶格D2、D3、D4都被編程為第一階時，該控制電路10輸出表示該控制電路10處於忙線狀態的控制電路忙線訊號。當忙線訊號轉成OFF時，該使用者裝置供給控制電路10另一用以編程為第二階的控制訊號Op2。該控制電路10係將由位址D1至D4所指定的記憶格編程為第二階。在該控制電路10正在將該等記憶格編程為第二階時，該控制電路10輸出該控制電路忙線訊號。為該快閃記憶體之使用者的CPU在命令Op1輸出後則處於忙線狀態直到命令Op2被輸出為止，亦即，在T2這段時間期間內。根據第一具體實施例，用於編程為第一階的時間變短，且用控制電路10實施第二階的編程。因此，有可能縮短CPU忙線的時間。在第一具體實施例中，在第一階的編程完成後立即進行第二階的編程。替換地，可在控制電路忙線訊號為OFF的任一時刻實施第二階的編程。

第一具體實施例的快閃記憶體係具有帶有數個快閃記憶格的記憶格陣列14。該記憶格陣列係經編程，藉此該控制電路10可將待編程的記憶格編程為第一階，然後將該等記憶格編程為第二階。這可縮短第一階編程所需要的時間，且因而可縮短資料寫入時間。第二階的編程使得保證有必要的資料保存時間成為有可能。經編程為第二階之記憶格的資料保存時間比編程為第一階之記憶格的資料保存時間長。經編程為第二階之記憶格的臨界電壓大於編程為第一階之記憶格的臨界電壓。因此，有可能用於縮短編程為第一階的時間，且可保證有足夠的資料保存時間。

此外，第一具體實施例的快閃記憶體係設有記憶格狀態暫存器(儲存部)28，該記憶格狀態暫存器28儲存表示包含多個記憶格的區域(第一具體實施例中為整個記憶格陣列14)內之至少其中一個待編程記憶格的旗標。控制電路10在步驟S20由記憶格狀態暫存器28讀取旗標，且在讀取旗標為“1”(此係表示該等記憶格已被編程為第一階)時，在步驟S29將該等記憶格編程為第二階。因此，有可能只在至少一記憶格已被編程為第一階時將該等記憶格編程為第二階，並且避免不必要的編程。

當記憶格陣列14中之至少一個記憶格被編程為第一階時，如同步驟S10的情形，控制電路10儲存旗標於記憶格狀態暫存器(儲存部)28內。當記憶格陣列14中之至少一個記憶格被編程為第二階時，如同步驟S34的情形，控制電路10會清除記憶格狀態暫存器28內的旗標(即，儲存“0”於其中)。因此，記憶格狀態暫存器28有可能明確地儲存表示整個記憶格陣列14中之至少一記憶格已被編程為第一階的旗標。

當記憶格陣列14中之數個記憶格被編程為第二階時，控制電路10從該等記憶格讀取資料，如同步驟S24的情形，且將讀取記憶格之中已被編程為第一階的記憶格編程為第二階。因此，使得控制電路10有可能將該等記憶格編程為第二階而不需從使用者裝置接收諸如位址之類的指令。

如第7(b)圖所示，控制電路10會因應由使用者裝置(外部電路)供給、用於將記憶格編程為第二階的控制訊號Op2，而實際將待編程的記憶格編程為第二階。以此方式，在任何時刻可因應控制訊號Op2而將該等記憶格編程為第二階，藉此可減少CPU(其係使用者裝置)的忙線時間。

在該等應寫入資料的記憶格正被編程為第一階的時候，該控制電路10輸出忙線訊號。因此，該控制電路10係將該等待編程的記憶格編程為第一階，然後接收控制訊號Op2。因此，在該控制電路10不忙線時，有可能將該等記憶格編程為第二階。

[第二具體實施例]

第二具體實施例為一示範裝置，其中記憶格陣列14有多個區塊(區域)以及記憶格狀態暫存器28儲存數個旗標，每一個旗標係各自與其中一個對應區塊(區域)相連繫，且表示於對應之其中一個記憶體區塊中之至少一個記憶格已被編程為第一階。該記憶格狀態暫存器28能夠儲存數個旗標，每一個旗標係與對應之其中一個區塊相連繫。編程為第一階的進行係基於由使用者裝置所提供的位址。因此，與第4圖相似的流程可用於每一區塊，其中步驟S10可儲存“1”於與該等區塊各自連繫的旗標內。

第8圖為把記憶格陣列14編程為第二階時由控制電路10所執行的順序流程圖。來自使用者之用於編程為第二階的控制電路係供應至控制電路10。該控制電路10對控制訊號有回應，且執行以下的控制。該控制電路10讀取來自記憶格狀態暫存器28與第一個區塊相連繫的旗標(步驟S40)，且判斷該旗標是否為“1”(步驟S42)。當該旗標為“0”時，流程前進到步驟S48。當該旗標為“1”時，該控制電路10執行步驟S24至S30以便將該區塊中之記憶格編程為第二階(步驟S44)。該控制電路10將與該當前區塊相連繫的旗標“0”寫入於記憶格狀態暫存器28內(步驟S46)。該控制電路10判斷該正被處理的區塊是否為最後一個區塊(步驟S48)。如果當前區塊為最後一個，則該控制電路10前進到下一個區塊(步驟S50)。當在步驟S48判斷當前區塊為最後一個時，控制區塊10結束該流程。

根據第二具體實施例，對每一區塊都判斷是否有已編程為第一階的記憶格。因此，有可能只對必要的區塊或數個區塊執行第8圖的步驟S44，亦即，第5圖的步驟S24至S30。這能減少將記憶格陣列14中之記憶格編程為第二階所需要的時間。

在上述第一與第二具體實施例中，該記憶格狀態暫存器28可用來自使用者裝置的訊號重寫。例如，在經過數年後，將記憶格狀態暫存器28的數值設定為“1”，且將該等記憶格編程為第二階，藉此可將有降低之臨界電壓的記憶格的臨界電壓恢復成第二階。

在上述第一與第二具體實施例中，CPU係用來作為使用者裝置(外部電路)。該使用者裝置可為諸如CPU之類的操作電路，其係裝設於設有第一或第二具體實施例之快閃記憶體的半導體裝置內；或可為裝設於設有該快閃記憶體之半導體裝置的外面的諸如另一CPU之類的操作電路。上述第一與第二具體實施例係因應來自使用者裝置的控制訊號Op2而將該等記憶格編程為第二階。替換地，在任意時刻，控制電路10可將該等記憶格編程為第二階。

第一與第二具體實施例均為NOR型快閃記憶體。本發明包括其他類型的非揮發性記憶體，例如NAND型快閃記憶體、浮動閘型快閃記憶體、以及SONOS型快閃記憶體。

在前述說明中，第一與第二具體實施例係將該等記憶格編程為第一與第二階。該編程包含抹除和資料寫入。

以上為本發明的較佳具體實施例之詳細說明。本發明不受限於該等特別加以描述的具體實施例，而是可包含落入以下申請專利範圍所界定之本發明範疇內的變化和修改。