JPS62111470A

JPS62111470A - 集積化光トリガ・光クエンチ静電誘導サイリスタの製造方法

Info

Publication number: JPS62111470A
Application number: JP60251674A
Authority: JP
Inventors: Junichi Nishizawa; 潤一西澤; Naoshige Tamamushi; 玉蟲　尚茂; Kenichi Nonaka; 賢一野中
Original assignee: Semiconductor Research Foundation
Current assignee: Semiconductor Research Foundation
Priority date: 1985-11-08
Filing date: 1985-11-08
Publication date: 1987-05-22
Also published as: JPH029462B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（発明の目的）（産業上の利用分野）本発明は、静電誘導ホトサイリスタ（３ｔａｔｉｃ　　
ｌ　ｎｄｕｃｔｉｏｎ　　Ｐ　ｈｏｔｏ　−Ｔ　ｈｙｒ
ｉｓｔｏｒ、以下５ＩＰＴ’ｈｙ、と略称するａ）と静
電誘導ホトトランジスタ（３ｔａｔｉｃ　　ｌ　ｎｄｕ
ｃ口ｏｎｐｈｏｔｏ−ＬｒａｎＳ：５ｊＯｒ、以下５Ｉ
ＰＴと略称づる。）を集積化した光トリが・光クエンチ
静電誘導サイリスタ（Ｌ　ｉｇｈｔ　　Ｔ　ｒｉｇｇｅ
ｒ　　ａｎｄ　　Ｌ　ｉｇｈｔ　　Ｑｕｅｎｃｂ　　３
　ｔａｔｉｃ　　　Ｉ　ｎｄｕｃｔｉｏｎ　　Ｔ　ｈｙ
ｒｉｓｔｏｒ　　。

以下し丁ＱＳ［Ｔｈｙ、と略称する。）の製造方法に関
Ｊる。本発明の製造工程を用いれば、比較的容易にＬＴ
ＱＳＩＴｈＹ、の集積化構造を実現することができる。

本発明のＷＩＪ造工程により実現されるＬＴＱＳＩＴｈ
ｙ、は、ごく簡単な制楕１１回路と１〜リガ川光パルス
及びクエンチ用光パルスだけで大電力を高速、高効率で
直交変換でさ、制御回路と入電力部分を完全に分離でさ
ることから、大電力変換装置等に利用されるものである
。

〔従来の技術〕

従来、サイリスクを光でトリガすることは広く行なわれ
ており、「△ＳＣＲ，Ｌｉｇｈｔ　　△ｃｔｉｖａｔｅ
ｄ　　Ｔ　ｈｙｒｉＳｔｏｒ、ホｌ−サイ！Ｊ　スタ等
の名称で実施されていることは周知の■実である。従来
形光トリガ壷ナイリスタでは、増幅用サイリスクを集積
化した増幅ゲート構造が一般的に実施されていて、その
”１１　造技術も確立している。

一方、Ｓｔサイリスクの光によるオン・オフ動作は、本
発明者によって既に提案され、特願昭５４−３６０７９
号（特開昭５５−１２８８７０号）［静電誘導サイリス
タ及び′１′−乃休具置１、特願昭５９−５４９３７号
「光り］ニンチｎ）能なサイリスク装置」及び特願昭５
９−１７５７３４、　Ｑ　ｒ光］へリガ・光クエンチ静
電誘導サイリスタ」に開示され（いる。様々な回路形式
が提案されており、その集積化構造も前記特願昭５９　
５４９３７Ｑｒ光クエンチ可能なサイリスク装置」及び
特願昭５９−１７６９５７号「光トリガ・光クエンチ静
電誘導サイリスタｊで１是案されている。しかし、集積
化構造を実現するための製造工程は、これまでに提案さ
れていない。

〔発明が解決しようとしくいる問題点〕これまでに、Ｓ
［ＰＴｈｙ、と５ＩＰＴの集積化構造の製造方法に関す
る提案はない。５ＩＰＴｈｙ、と５ＩＰＴを集積化する
製造方法は、５ＩＰＴｈｙ、まＩＣはＳＩＰ王の製造方
法と比較して、工程数が増し、より複雑になることが考
えられる。又、本発明における埋め込みゲート形５ＩＰ
Ｔｈｙ、と表面ゲート形Ｓ［ＰＴの集積化構造では、狛
にＳＩＰ丁の構造が微細な寸法になる場合には、まわり
が深く掘り込まれている領域上に微細パターンを作成で
ることが勤しい〔問題点を解決するための手段〕本発明は、埋め込みゲート形５ｒＰＴｈｙ、と表面ゲー
ト形ｐチトンネルＳ　Ｉ　Ｐ　Ｔを集積化したし下ＱＳ
ｒＴｔｒｙ、の製造方法を提供するもので、前ｊボした
製造工程の複雑化を解決するために、ＳＩＰ丁’　ｈｙ
、のｐ＋ゲートと５ｆＰＴの０士ソース、Ｓ　Ｉ　Ｐ　
’ｒ　ｈｖ、のｎ”力Ｖ−トドＳＩＰ　−ｒ　（１）　
ｎ十ケート、Ｓ　Ｉ　ＰＴＩＩＶ、　（１）ケ−ト−カ
ッ・−ド間の高抵抗領域とＳ　Ｉ　Ｐ　Ｔのチセンネル
領域とをそれぞれ同時に作成する製造工程となつでいる
。また、まわりが深く掘り込まれている領域上に微細パ
ターンを作成するだめの平Ｉｎ化技術も取り入れている
。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図（ａ　）乃至第１図（ａ　）は本発明のＬＴＱＳ
［Ｔｈｙ、の製造方法を示す断面図である。第１図（ａ
　）に示される様に基板には、例えば抵抗率ρ≧２５０
Ω・Ｃｌ１１．厚さが３００μｍ程度、面方位（１１１
）のｎ−シリコンウェハ１１を用いる。シリコンウェハ
の抵抗率と厚さは、装造７る５ＩｐＴｂｙ、の阻止耐圧
により決まる。次に第１図（ｂ）に示される様に、ｎ−
シリコンウェハ１１を酸化後、周知の方法にＪ：すＳ１
サイリスタのｐ＋アノード領Ｖｉ１２、ＳＩ　Ｐ　Ｔ　
ｈｙ、のｐ十ゲート領域１３．５ＩＰＴのｐ十ソースｆ
Ａ　ｂｌｉ　１４を形成するためにボロンＢを選択的に
熱拡散させる。５ＪＰＴｈｙ、のｐ＋ゲート領Ｌｉｉ！
１３の表面不純物温度Ｎ６、拡散深さ×、は、ＳＩ［）
丁ｈｙ、の特性を決定する要素で・あり、例えばＮ　ｓ
＝　１　Ｘ　１０”　〜１０”ａｔｍ７／Ｃｍ　、×ｊ
−１０〜１５μｍに制御される。

５ＩＰＴｈｙ、のｐ　アノード領域１２の拡散と５ｉｐ
Ｔｈｙ、のｐ＋ゲート領域１３及びＳＩＰ丁のｐ　ソー
ス領域１４への不純物の拡散は、同時でもよいし別々に
行なってもよい。次に第１図（Ｃ）に示される様に、Ｓ
　Ｉ　Ｐ　Ｔ　ｈＶ、のｐ１ゲー１〜・ｎ＋ツカソード
間及び５ＩＰＴのｐ“ソース・ｐ＋ドレイン間に相当す
るｎ−エピタキシ１１ル囮１５を形成する。シリコンの
エピタキシＮ・ル成艮は、１１００’ＣＰｉ！度の温度
で行なうので、５ＩＰＴｈｙ、のｐ１ゲート領域１３及
び５ＩＰＴのｐ＋ソース領ＶＡ１４からエピタキシ＼・
ル成艮層への不純物の−ａミートドープ起きる。このた
めｎ形不純物密度の小さい０〜層を成１にさせると、エ
ビタキシレル成長層がｐ形になり、ｐ＋ゲー１−ｆｒ１
域１３のゲート・ゲート間がｐ膨頭１或でつながってし
まいｎ−チ１？ンネルが形成できない。上記の問題点を
解決するためにｎ形不純物密１ｕが比較的大きいｎ苦を
薄く成長させた後にｎ一層を成長さ琺る。例えば、ｐ＋
アノード領域１２上の酸化膜１６を残し四塩化ケイ素Ｓ
ｉ　ＣＭ、とキャリアガスとして水素１−１□、不純物
源としてＰＣＣ５０用いた１１ｏ　ｏ　’ｃでの成長で
、まず、３ｉ　Ｃ１４＋ＰＣｆ３＋１１□で１．５分間
成長を行ない不ＩＩ！物（竹ｊ腹＝　２　Ｘ　１Ｑ１６
ｃｍ−３、厚さ＝１μｍのｎｆｉｌを形成した後、５分
間１−１２を流し反応管中のＰ　ＣＬ　４をパージする
。その後、ＳｉＣ之４モ←（２Ｃ１６分間成長を行ない
不純物密度＝１〜３×１０１４ｃｍ−３、例えば厚さ〜
１０〜２０ｇｍのｎ−１１１５を成長さける。再び酸化
しｙ＝後、第１図（ｄ）に示す様に周知の方法により酸
化膜１９をマスクとしてＳ　Ｉ　Ｐ　Ｔ　ｈｙ、の０十
カソード領域１７、ＳｒＰ下のｎ＋ゲート領域１８を形
成するためにリンＰ８選択的に熱拡散させる。５ＩＰＴ
のｎ　ゲート領域の１１１隔、拡散深さＸ４は５ＩＰＴ
の狛性により決定される。例えばその拡散深さＸ４は３
μ〜７μ程度である。次に第１図（ｅ）に示される様に
、５ＩＰ−ｒのｐ＋ドレイン領域２０を形成する。ｐ＋
領域２０の拡散深さ×３は、Ｓ　ｉ　ｌ）王の特性に影
響を与えるため、イＴるべく浅くかつ高ａ度でドープさ
れる方がよい。また、薄い拡散層に直接電極としてアル
ミを蒸４−！ｊると、アルミが拡散層を突き（友ける可
能性が高くなり歩昭まりの低下の原因となる。この問題
点を解決するために、ボロンＢをドーピングしたＣＶＤ
ポリシリコンを拡散源とするか、ノンドープのＣＶＤポ
リシリコン上からボロンＢを熱拡散りることににすｐ　
ドレイン領Ｌ＝！　２０を形成し、ＣＶＤポリシリコン
層２１をアルミ電極とｐ＋ドレイン領域２０のバッファ
層として用いる。例えば、Ｓｉ　Ｃｆ＋とキャリアとし
−Ｕ　Ｈ□を用いる系で６００℃１７分間の成長で約３
５０ＯＡのノンドープのポリシリコン層を形成できる。

その後、１０００℃、２０ｍ１ｎのボロンＢのデポジシ
ョン、さらに１１００℃、１５ｍ１ｎの拡散−■程テｎ
　イル＋領域を形成ぐきる。その後、周知のマスク工程
を粋で、プラズマ、Ｆツチングによりポリシリコンをパ
ターンニングする。ざらに、５ＩＰＴｈｙ。

の口“カソード領域１７及びＳ　Ｉ　ｌ）丁のｎ＋ゲー
ト領域１日とアルミ電極とのコンタク１−ボールをあ（
）た後、シリコン窒化膜をデポジションする。このシリ
コン窒化膜層２２は、５ＩＰＴｈｙ、の１）＋ゲルト領
域１３及びＳ　Ｉ　Ｐ　Ｔのｐドレイン領域１４に電極
をとり５ｒＰＴｈｙ、のｐ＋ゲート・ｎ＋カソード間の
ｎ一層２３と５ＩＰＴのｐ＋ソース・ｐ十ドレイン間の
ｎ　一層２４を分―ｌづるためのシリコンエツチングの
ためのマスク材料として用いる。シリコン窒化膜は、例
えば７８０℃、４５ｍ１ｎの成長で約１３００八程度堆
積させることができる。ここで用いるシリコンエツチン
グのマスク材料の特性として要求されるのは、それまで
の工程で形成されでいる不純物プロ７７２イルを変えな
い程度の低温で形成できることと、シリコンとのエツチ
ング選択比が大ぎいことであり、ＣＶＤＳｎ　Ｏｚ、ｃ
ｖｏｓ；　ｏ２等も用いることができる。マスク工程１
１２、窒化膜をブラズ７ｆツ′ｆ−ングでパターンニン
グし、さらにプラズマエツチングで取り除いたシリコン
窒化膜の下に形成されていたシリコン酸化膜を１ノチン
グする。その後、シリコン窒化膜）、？ｉ　２２をマス
クとしてシリコンをＬツチングし、第１図（［）に示さ
れる様に、５ＩＰＴｈｙ、０月）十ゲー１〜領域１３及
び５ＩＰ１−のｐ＋ドレイン領域１４の一部を露出させ
る。このシリコンエツチングは、プラズマエツチングま
ｔこはケミカルつｒ・ソ１−１ツチングで行なわれる。

ｐ±ｆｉｌｌ或２３．２　／Ｉ　／）＜露出したかどう
かは、四深釦法による抵抗率の測定、ホットブ（」−ブ
に」：る導電形判定などで七二ターでさる、１例えば、
１−ＩＦ　：　Ｉ−」ＮＯ３：　Ｃ１１３ＣＯＯＨ＝１
５：１００：５の体積比のエツチング液で６０３ｅｃで
シリコンは約１０μｍ程度エツチングされる。萌のシリ
コン１ツチ〕／グ工程により露出しなｐ＋領領域表面不
純物密度は、シリコン１ニツＪングの１．＋１１３１１
性で）つｒハ面内の−［ツチング深さの分布等により、
かなり低下している部分があろ可能性がある。そのこと
によりアルミ電極との接触ｊ氏抗が大きくなり、また当
然ｐ＋領ｆ４１３．１４の露出した部分の抵抗も高くな
る。前述の抵抗の増大は５ＩＰＴｈ’／、のスイッチン
グ特性の低下をまねく。」７記の問題点を解、肖するＩ
ζめ、シリコン１ツＪングｊ景、ｐ十領域１３．１４の
表面露出部分にボ［ｌンＢをイＡン？］−人により拡散
する。マスク材料としては、例えばアルミを用いる。加
速電圧５０ｋＶで３×１０　”’　１ｏｎｓ／　ｃｍ　
”の１３をイオン１１人し、マスクのアルミとシリコン
窒化膜１Ｗ２２を取り除さ９５０°Ｃｒ２０ｍ１ｎアニ
ールすることにより教Ω／口のシー１〜抵抗が１１１ら
れる。又、この」稈はＣＤ窒化膜やＣＶＤＳｎ　０２　
、ＣＶＤ５：　Ｏｚをマスクとした熱拡散でも可能であ
る。次に電極としでのアルミを半導体Ｍ板の両面に、：
へ谷しパターンニングする。アルミ電１罎のマスク工程
は、５ＩＰＴｈｙ、のｐ＋ゲー（−−ｎ”力’）−Ｆ間
ｔ１一層２３及びＳ　Ｉ　Ｐ−ｒのｐ＋ソース・ｐ土ド
レイン間ロ一層２４の厚みが比較的小さく、又、５ＩＰ
Ｔのアルミ電極パターンの間隔が比較的広ければ、−回
で行なえる。しかし、Ｓ［Ｐ　Ｔ　ｈｙ、のｐ十グーｌ
−−ｎ＋カソード間Ｑ）ｎ一層２３及び５ＩＰＴのｐ１
ソース・ｐ＋トドレイン間ｎ一層２４の厚みが大きい場
合や、５ＩＰＴのアルミ電極パターンが細く、間隔が狭
い場合には、Ｓ　Ｉ　ｌ）　Ｔ　ｈｙ、のゲート電極と
ＳＩＰ下のソース電極２６のマスク工程と５ＩＰＴｈｙ
、のカソード電極２７と５ＩＰＴのゲート電極２８、ド
レイン電極２９のマスク工程を別に行なう方がよい。ま
た、大電流の流れるＳ　Ｉ　））　Ｔｈｙ、の電極を厚
くして、微細パターンのＳＩＰ［の電極を薄くする方法
らある。この場合には、アルミの蒸着を２回に分けて行
なう。さらに、アルミ電極のマスク工程の前に、シリコ
ンエツチングした部分をレジスト材料や、ＣＶＤ５１０
２膜、ポリイミド系樹脂等で埋めて平坦にすることで、
より微細なＳ［ＰＴの電極もパターンニングできる。

以上の製造方法によれば、７回のマスク工程と比較的容
易なプロセス技術で第１図（ｇ）に丞３υ孫１（埋め込みゲート形ＳｔＰ’Ｔｈｌ／、と平面ゲート形Ｓ
　Ｉ　Ｐ　Ｔを集積化したＬ−Ｔ　ＱＳ　Ｉ　’Ｔｈｙ
、を実現することができる。パッケージ化については、
耐珪的には６００Ｖ〜１２００Ｖ綴、電流レヘル１０Ａ
〜５０△クラスのデバイスについでは丁０３ｂしくは−
［０３０型函パツケージ等が使用できる１、光の導入に
ついては光フアイバケーブルもしくはオンチップ化され
た１、、　［Ｅ　Ｄを用いてもよい。さらに１００Ａ以
上の大電流の素子の場合には圧接型パッケージを用いる
とＪ、い。

次に、ＬＴＱＳＩＴｈｙ、の動作を説明する。

５ＩＰＴＩ）ｙ、と５ＩＰＩが共にＡノしている状態で
、トリガ光パルスが５ＩＰＴｈｙ、の表面に照射される
と、ＳＩＰ工ｈｙ０表面の光侵入窓としてのアルミの０
１いていない部分からＳ　Ｉ　Ｉ）　Ｔｈｙ、内部に光
が侵入し、主にＳＩＰ丁ｈｙ、のｐ＋埋め込みゲートと
ｐ＋アノード間のｎ−高抵抗領域中で電子−正孔対が発
」する。光励起された電子−正孔対のうち電子は、ｐ＋
アノード１１−高抵抗層接合部にの第２ベースに蓄積さ
れ、正孔はｐ＋ゲート（ご蓄積される。ｐ＋ゲー１へに
蓄積された正孔にＪ：すｐ＋ゲー１−の電子に対づるボ
ノーンシャルが低く＜’にり、それにつれてｐ“グー１
へ間σ月）−ヂマ・ンネル中に生じるポテンシャルの鞍
点部である真のゲート点の電子に対するポテンシャルら
低下し、ｎ　カソードからの電子の注入が増加し、同様
に、第２ベースにｄ？偵し１こ電子により第２ベースの
正孔に対するポテンシャルがイ仄下しアノードからのｉ
Ｆ孔の注入が増加Ｊる。注入された電子及び正孔は、そ
れぞれ第２ベース、ｐ＋ゲートに蓄積され、第２ベース
、真のグー１へ点の電位Ｍｌは低下し、さらにキャリア
の注入が増加し、遂には５ＩＰＴｈｙ、はターン・オン
する。一度Ａン状態になるとトリが光パルスが切れてら
ｓ＋ｐｒｈｙ、は、オン状態を保つ。次に、ＳＩＰ丁に
クエンチ光パルスが照射されると、５ＩＰＴの表面から
素子内部に侵入した光により５ＩＰＴがオンし、　Ｓ　
Ｉ　ＰＴｈｙ、のｐ十ゲート及び５ＩＰＴのｐ１ソース
に蓄積していた正孔とアノードから＞１人される正孔（
よ５ＩＰＴを通して吸い出されろ。このため、ｐ　ゲー
トの電子に対するポテンシャル、真のゲート点の電子に
対するポテンシャルが高くなり、［１＋カソードからの
電Ｔの１１人が阻止される。第２ベースに蓄積していた
電子も再結合又は、ｐ＋アノードへの拡散にＪ、り減少
し、第２ベースの正孔に対１ＪるボテンシＸ・ルが高く
なり、Ｏ＋アノードがらのＩＴ］孔の注入＃：）阻止さ
れ５ＩＰＴｈｙＬより−ン・オフする。以１−のプロレ
スにより光トリカ・光り−Ｉンｆが実現される。各部へ
浸入するトリが先の波長及びクエンヂ光の波長について
は、赤外の７８０−へ・９５０　ｎｍ稈度を主としで用
いるが、Ｓ［ＰＴへのクエンチ光の波長はそれよりり、
υくてもＪ、い。

これは浸入深さをｙ−センネルの厚さく丁ビ層とほぼ同
じ）　ｆ’ｉ！度どづることが望：１ニジいがらぐある
。１（発明の効果）以上説明した本発明の実施例にうら、しっとも基本的な
部分であるところの第１図（ａ）乃至第１図（ＬＪ）に
示す実施例の製造方法により製作したＬ　ＴＱＳ　Ｉ−
’ｒ’ｈｙ、の特ｆｔ例を説明する。最大順方向閉止電
圧２５０■、平均順電流１へ一８△のＩＴＱｓＩ丁１１
ｙ、を作成した。、２５０−１Ａ級のＬ　ＴＱＳ　Ｉ　
Ｔｈｙ、においてＳＩＰ丁１）ｙ１部分の索子面積は２
．３Ｘ　１　、　１７ｍｍ２、マスク上での単位チャン
ネル長は２２０μｍ、チャンネル数は１８０，１）＋ゲ
ート間距離は２８μｍ、ｐ＋ゲートの拡散窓の幅は５μ
ｍ、入射光に対重る間口率は３２％である。−１ノ、Ｓ
［ＰＴ一部分の素子面積は２．３４Ｘ１．２４ｍ１１２
　、−ｊｌｉ　ｌドレイン長は１３８５１１ｍ、ドレイ
ン教は６６、ｎ＋ゲート間距離ｔ１１０μｍ、ｎ“ゲー
ト拡散窓の幅は５μｍ、入射光に対する間口率は２０％
である。第２図（ａ　＞に、２５０Ｖ−１Ａ級の５ＩＰ
ＴｈＶ、の順方向−１止特性を示す。ゲー［−バイアス
電圧Ｏｖで、２５０■以十の７）−ド（Ｂ圧が阻止され
ていて、ゲートバイアス電ＩＨ０１６Ｖでターン・オン
しでいる９、ゲート・カソード間のブレークダウン電圧
は、５０Ｖ以上テアル。第２図（ｂ　）　ニ、２５０Ｖ
−ＩＡ級のＬ　ＴＱＳ　ｌ　”ｒｈｙ、のＳ　Ｉ　Ｐ−
ｒ部分の電流−電圧特性を示ず。ノーマリオフ形の特性
で５０以上の電圧容量がある。第３図（ａ）は、ＬＴＱ
ＳＩＴｈＶ、の光トリガ・光クエンチスイッチング波形
であり、その時の測定回路を第３図（ｂ）に示づ。ＶＡ
Ｋはアノード電圧波形、１　　はアノード電流波形、Ｌ
　Ｔは（−り八にが光パルス波形、ＬＱはクエンチ光パルス波形である。

また、第３図（ｂ　）で、５ＩＴｈｙ、は、　ＬＴＱＳ
　Ｉ　Ｔｈｙ、のＳ　Ｉ　ＰＴｈｌ／、　、１−Ｑは、
＋−ｒｏｓ＋Ｔｈｙ、の５ＩＰＴ、ＴＯ’はｒＱをドラ
イブさせるための補助５ＩＰＴ、ＬＴは１−リガ光パル
ス、Ｌ　Ｑはクエンチ光パルスを示している。また、第
３図（ｂ）中で、Ｒ＝５Ｋ００にΩ、Ｖ　　　＝、−１２，５Ｖ、ＶＤ、′Ｄン１０Ｖ、Ｖ　　１＝５Ｖ、Ｒ、＝５００ｋ　Ｏｒ＃多　
　　　　ω３ある。第３図（ａ　）に示される様に、１００Ｖ−１Ａ
の光スイッチングが実現されている。この時、［−リガ
光パルス強度Ｐ　　　＝８．８ｍＷＴ ’Ｃｍ２（＝７’１．８μＷ）、’７■−ンｆ％パルス
強１ｆｆｆ）、、＝８．８ｍ　Ｗ、７ｃｍ２（８８μＷ
＞であり、スイッチングスピードは、ターン・オン：イ
れ時間”ｄｏｎ　＝　１　、１６μＳ、立ち上がり時間
Ｔ？＝１．４５μｓ、ターン・オフ遅れ時間ｒ　ｄｏｕ
　−１、２Ｆｌμｓ、立ち下がり時間［干＝０．７０μ
ｓ、ティリング時間丁　　−４５１１ｓ′ｃある。ディ
リング時間ＴｔＬは、ライフタイムキラーあるいはΔ（
１ドーピング等によるアノード・エミツクシ・Ｉ−ト亡
ダブルゲート構造を導入することで短くできる。

本発明による製造方法により、マスク枚数７枚の比較的
容易な工程で高効率、高速、高光感瓜の５ＩＰＴｈｙ、
と高速、高光感度の５ＩＰＴを集積化したＬＴＱＳＩＴ
ｈｙ、を実現することができる。さらに、本発明の製造
方法により作成されたＬＴＱＳ［Ｔｈｌ／、を用いれば
、従来ＩＲＩ別素子で実現したＬ　Ｉ’　Ｑ　Ｓ　Ｉ　
Ｔ　ｈｙ、に比べ、配線にＪ５ける誘導ノイズを低減で
きるためより曲中なバイアス回路とトリガ用及びクエン
チ用の光パルスだけで、より人ｔｈ流の高速、高効率な
１１交変換が実工＋５できる。入電力部分と１１す０回
路を電気的に完全に分離することができ、部品数ｔ）＋
ｉめで少なくできるので信頼性、安全性がｆｌｌｉ躍的
に向上する。よって本発明は、人心力から中小゛市ツノ
部門でＴ栗的利用ｉ１１′ｉ値が高い。

【図面の簡単な説明】

第１図（ａ　）乃至第１図（９）は本発明の１−１’Ｑ
ＳＩＴｈＶ、のｌｌＩ造方法の実施例を示ず断面図、第
２図（ａ　＞は２５０　Ｖ　−１Δ級のＳｌｌ’Ｔ　ｌ
ａｙ、の順方向阻止特性を示すオシロ波形の写真、第２
図（１））はＳ　Ｉ　Ｐ　Ｔの電流−電圧１６　ｔ！ｔ
を示すオシロ波形の写真、第３図（ａ）はＬＴＱＳＩＴ
ｈｙ、の光トリガ・光クエンデスイツチング特性を示す
オシロ波形の写真、第３図（ｂ）は光トリガ・光クエン
デスイツチングの測定回路を示す図である。１１・・・ｎ−シリコンウェハ、１２・・・ｐ＋アノー
ド領域、１３・・・ｐ＋ゲーｌ−領ｌ或、１４・・・ｐ
＋ソ−ス領域、１５・・・ｎ−エビタギシＩｌル層、１
６．１９・・・シリコン酸化膜、１７・・・ｎ＋カソー
ド順１或、１８・・・ｎ十グー１へ（貞１０．．２０・
・・ｐ＋ドレイン領域、２１・・・ＣＶＤポリシリコン
層、２２・・・シリコン窒化膜層、２３・・・５ＩＰＴ
ｈｙ、のゲート・カソード間ｎｌｉ、２４・・・Ｓ［Ｐ
Ｔのソース・ドレイン間のｎ一層、２５・・・アノード
電極、２６・・・５ＩＰＴｈｙ、のゲート電極及びＳ■
ＰＴのソース電極、２７・・・カソード電極、２８・・
・５ＩＰＴのゲート電極、２つ・・・ドレイン電極Ｆ１
訂出願人ｅｌ　　　　　　　　　　　　　　　　　　　　　　　
　　ＪｋＶＧに（Ｖ）第　２　図

Claims

【特許請求の範囲】

（１）第１の導電形のアノード領域と、前記アノード領
域に隣接し前記アノード領域との間に第１のｐｎ接合を
形成する第２の導電形の第１の低不純物密度領域と、前
記第１の低不純物密度領域に隣接した第２の導電形の第
２の低不純物密度領域と、前記第２の低不純物密度領域
に隣接し前記第２の低不純物密度領域よりも高不純物密
度を有する第２の導電形のカソード領域と、前記第１の
低不純物密度領域と前記第２の低不純物密度領域との間
に第２のｐｎ接合を形成する第１の導電形の第１のゲー
ト領域と、前記アノード領域と前記カソード領域の表面
露出部分に形成された一対の主電極と、前記第１のゲー
ト領域の表面露出部分に形成された第１のゲート電極と
を有する静電誘導ホトサイリスタと、第１の導電形の第
１のドレイン領域と、前記第１のドレイン領域に隣接し
た第３の低不純物密度領域と、前記第３の低不純物密度
領域に隣接し前記第１のゲート領域と共通になされてい
る第１の導電形の第１のソース領域と、前記第３の低不
純物密度領域に隣接した第２の導電形の第２のゲート領
域と、前記第１のドレイン領域上に形成された第１の導
電形の多結晶シリコン領域と、前記多結晶シリコン領域
上に形成されたドレイン電極と、前記第２のゲート領域
上に形成された第２のゲート電極と、前記ソース領域の
表面露出部分に形成され前記第１のゲート電極と共通に
なされているソース電極とを有する静電誘導ホトトラン
ジスタとを具備することを特徴とする光トリガ・光クエ
ンチ静電誘導サイリスタの製造方法であって、第２の導
電形の低不純物密度の半導体基体を酸化した後、マスク
工程を経て、第１の導電形の不純物を拡散させて前記ア
ノード領域、前記第１のゲート領域と前記ソース領域と
を形成する第一の工程と、前記半導体基体の表面に第２
の導電形のシリコンエピタキシャル層を成長した後、続
けて第２の導電形の低不純物密度シリコンエピタキシャ
ル層を成長させる第二の工程と、前記半導体基体を酸化
した後、マスク工程を経て、第２の導電形の不純物を拡
散させて、前記カソード領域と前記第２のゲート領域を
同時に形成し、前記半導体基体を酸化した後、前記ドレ
イン領域に不純物を拡散させるためのマスク工程を経て
、低不純物密度の多結晶シリコン層を堆積させ、第１の
導電形の不純物を前記多結晶シリコン層を通して前記ド
レイン領域中に拡散させて、前記ドレイン領域を形成し
、さらに前記多結晶シリコン領域を形成するためのマス
ク工程後、前記多結晶シリコン層をプラズマエッチング
する第三の工程と、シリコン窒化膜等のマスク材料を前
記半導体基体上に付け、マスク工程を経て、前記第２の
低不純物密度領域と前記第３の低不純物密度領域を分離
し、前記第１のゲート領域と前記ソース領域の一部を露
出させるために、前記低不純物密度シリコンエピタキシ
ャル層と前記シリコンエピタキシャル層をエッチングす
る第四の工程と、前記第１のゲート領域と前記ソース領
域の表面露出部分に第１の導電形の不純物をイオン注入
し、アニールする第五の工程と、電極材料を前記半導体
基体の表面と裏面に付け、マスク工程後、前記電極材料
をエッチングして前記第１のゲート電極、前記ソース電
極、前記第２のゲート電極、前記一対の主電極を形成す
る第六の工程とを含むことを特徴とする集積化光トリガ
・光クエンチ静電誘導サイリスタの製造方法。