JPS61501805A - イオン注入チャネル層を有するＧａＡｓＦＥＴ製造プロセス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 イオン注入チャネル層を有する ＧａＡｓ　ＦＥＴ製造ブ［ｌセス 兄」目と１１＝ １、　発明の分野 本発明は、概してイオン注入半導体の分野に関し、特にＭＥＳＦＥＴデバイスの 製造テクニックに関する。

２、　来　の１ イオン注入技術は、ＧａＡＳ　ＦＥＴチャネル形成のために、ここ数年の間使用 されてきている。しかしながら、イオン注入チャネルを使用して作られたデバイ スは、相反するＲＦ及びＤＣ性能を立証している。これは、チャネル層の質が、 高レベルのクロムのような不純物を含む半絶縁基板の性状に強く依存するからで ある。注入欠陥をアニールして消すために、基板が熱処理された時、不純物の再 配分が起こるということもまた知られている。

活性チャネルの形成のためのイオン注入の使用に関連する相反する結果にもかか わらず、このテクニックは多くの効果を提供する。それらは、プレーナ形デバイ ス及び回路技術の可能性、チャネル層の良好な均−性及び経済性を含む。マイク ロ波独立デバイス、モノリシック集積回路及びディジタル集積回路のために、イ オン注入は、他の技術以上の重要な効果を提供し続ける。近来、１／４−ゲート 長のＦＥＴデバイスが、１８Ｇ　Ｈｚで１．９１の雑音高及び７おの関連する利 得を有すると記録されている。他の記録は、１２Ｇ　Ｈｚで１０乃至１１ｃＢの 関連する利得と共に、１゜３８の雑音高が達せられたということを示している。

全ての場合に於いて、これらのデバイスは、ＡＳＣＩｓ　／ＬＧａ／Ｈ２気相エ ピタキシャル成長（ＶＰＥ）により成長された高品位バッファ層上の０．５譚の 薄さの活性チャネルに深くリセスされたゲート構造（０，３ｇ）を有して製造さ れている。

該分野の発達として本発明は、深くリセスされたゲート構造を有すことなしに、 新しいイオン注入テクニックによって製造された、非常に低雑音且つ低コストの ＧａＡＳ　ＭＥＳＦＥＴを提供する。（現在までの）最良の性能は、１２Ｇ　Ｈ ｚで１０．３（［３の関連する利得と共に、１．３８の雑音高と、１８Ｑ）Ｉｔ で７．４田の関連する利得と共に、２．３（Ｉ８の雑音高を含む。

ｍと」わ− 前述のファクタ及び従来技術の状態特性を考慮して、イオン注入チャネル層を有 するＧａＡＳ　ＦＥＴデバイスを作るための新しい向上された方法を提供するこ とが、本発明の主な目的である。

本発明の別の目的は、均一なＲＦ及びＤＣを有し、且つ非常に低い雑音特性を有 するＧａＡｓ　ＦＥＴを製造するための高収率な方法を提供することである。

本発明のなお別の目的は、約１．６オ平均の雑音高及び約１２ＧＨ２で１０８の 関連する利得を有するＧａＡｓ　ＦＥＴの大スケールの生産のために適当なテク ニックを提供することである。

本発明のさらに別の目的は、シングル・ウェーハ均一性を有し、且つ優秀なウェ ーハ対ウェーハ再現性を有しているＧａＡｓ　ＦＥＴを製造するためのテクニッ クを提供することである。

本発明の他の目的は、ＬＮＦＥＴ、パワーＦＥＴ及びモノリシック集積回路のた めの適当な応用を有するＧａＡｓＦＥＴを提供することである。

本発明のさらに他の目的は、感度の良い基板ではない、ＧａＡＳ　ＦＥＴ構成を 提供することである。

本発明に従ったイオン注入チャネル層を有するＧａＡｓＦＥＴ製造プロセスは、 半絶縁ＧａＡＳＷ板を提供すること：上記基板中にｎ形活性層を生成するために 上記基板の表面を通してｎ形イオンを注入すること：上記基板中のイオン注入欠 陥の重要な量を取去るのに、及び上記活性層を電気的に付勢するのに十分な予め 設定された高められた温度にまで、無反応性ガス中のＡＳＨ３過圧の中で、上記 基板をキャップレス・アニールすることのステップを含むもので、上記過圧は、 前述の高められた温度で上記ＧａＡＳの平衡ＡＳ４圧力のそれのほぼ１００倍で ある。上記プロセスはまた、間隔を開けられた関係で、上記基板の表面上にソー ス及びドレイン・オーミック・コンタクト金属被覆を蒸着すること：ゲート電極 コンタクトのために、上記ソース及びドレイン・コンタクト金属被覆の中間の活 性層中の部分を基板の外表面から比較的浅く取去ること；及び上記浅く取去られ た部分中にゲート合札被覆を蒸着することとのステップを含む。

上記基板はまた、ｎ形イオンが注入された高抵抗率のバッファ層を有して提供さ れる。上記イオンは、８０と１４０Ｋ　ｅ　Ｖの間のエネルギーと、４Ｘ１０１ ２乃至７Ｘ１０１２フルエンスの間のドーズ量で注入されることができる。さら に、アニール温度は、８２０°乃至８９０°Ｃの間であることができ、ゲート電 極は、４００乃至８００人の深さの間で、活性層の外表面からリセスする。

新奇であると思われる本発明の特徴は、添附の請求の範囲中に特に示されている 。そのさらなる目的及び効果と共に、動作の構成及び方法の両方に関して本発明 は、同様の機能のものに同様の参照番号を付した添附図面に関して成された以下 の説明を参照されることによって、最も良く理解されることができる。

図面の簡単な説明 第１ａ図乃至第１Ｃ図は、本発明に従った好ましいプロセス・シーケンスを示し ている。

第２図は、本発明に従ったキャップレス注入プロセスとキャップド注入を比較す る電気特性の比較を示すグラフ表示である。

及ｔ＝ｔｉ奏１１ 図面、特に第１ａ図乃至第１Ｃ図を参照すると、半絶縁ＧａＡＳ基板、又はＧａ Ａｓ基板１１上のドープされていない高抵抗率のバッファ層が第１ａ図に示され ており、はぼ１２００人深さのイオン注入チャネル層１３が、上記基板１１の上 方エリア中に提供されている。上記基板の上方表面１５上に配置されているのは 、ソース・オーミック・コンタクト即ち電極１７と、間隔を開けられたドレイン ・オーミック・コンタクト即ち電極１９である。

上記注入ＧａＡＳチャネル層１３は、約６０Ｋ　ｅ　Ｖ乃至約１４０Ｋ　ｅ　Ｖ 　、且つ約０．１譚／　１００Ｋ　ｅ　Ｖの深さに、３Ｘ１０１２／ｃｍ２乃至 約７Ｘ１０１２／ｌｘ２の間のドーズ量で、シリコン又は硫黄イオンのようなｎ 形イオンの普通のイオン注入によって上記基板中に提供される。

上記基板１１は次に、ＳｉＯ２の普通のキャップ層なしにアニール炉中に置かれ るもので、それは約２０乃至３０分の間、８００と１０００°Ｃの間の温度に熱 せられる。上記基板は、周囲の混合気、即ちアルシン・ガス（ＡＳＨ３）、及び 流れているＨ２中でアニールされるもので、上記アルシンは、Ｄ　＝　０．０２ １　ａｔｉである。この値は、アニール温度で、平衡ＡＳ４圧力より約１ｏＯ倍 大きい過圧である。アニーリングステップは、格子欠陥を取除くのを助け、イオ ン注入領域中の電気活性度を増すのを助け、且つ従来のキャップ・アニーリング 法に見られるようなどのようなストレス効果もなしにＧａＡＳからのＡＳ４外方 拡散の分離を妨げる。

ソース及びドレイン・コンタクト金属被覆１７及び１９が、上記基板表面１５に 蒸着にされたならば、それらの金属被覆の間の表面は、第１ｂ図に示されるよう に、４００乃至８００人のオーダの比較的少量、リセス・エツチングされる。こ の浅いリセス２５は、比較的深いリセスを使用して得ることが可能なそれよりも 高いデバイス収率のために提供する。また、この構成は、ドレイン対ソース・コ ンタクトに関して、より均一性を提供し、さらに、比較的深いリセスを有するデ バイスで得ることが可能なそれ以上にマイクロ波性能を増す。

最後に、ゲート・オーミック・コンタクト２７が、第１Ｃ図に示されるように、 上記リセス２５中に蒸着される。この実施例に於いては、上記ゲートは、直接記 録Ｅビームによって定義されたアルミニウムであり、その長さは、ゲート幅が約 ３００戸であるのに対して、約０．５犀である。

前述されたプロセスは、第２図のグラフ中にカー１３１で示されたような電気特 性を示すＧａＡＳ　ＦＥＴ構造を生成する。この特性は、カーブ３３によって表 わされた同様の方法で別なふうにプロセスされたＳ　ｉ　０２カツブト構造のそ れと比較される。１００Ｋ　ｅ　Ｖ　７ｘ　１０１２イオン／ｃｍ”ｓｉ”を使 用した両方の構造は、前述されたように、それぞれキャップレス及びＳｉＯ２キ ャップド・アニーリングでＧａＡＳ中に注入する。カーフ３１の傾斜は、キャッ プ°ド構造を表わすカーフ３３が１０４０人に等しい傾斜を持つのに対して、５ ５０人に等しいということが明確に見られる。

前述のことから、本発明が均一なＲＦ及びＤＣｌ及び非常に低い雑音特性を持つ ＧａＡＳ　ＦＥＴを製造するための高収率な方法を提供するということを明らか にすべきである。

また、本発明のテクニックは、平均的１．６田の雑音高と、約１２Ｇ　Ｈ２で１ ０ＬｌｌＢの関連する利得を有するＧａＡｓ　ＦＥＴの大スケールの生産のため に適当である。

国際調査報告 一一一−Ａ−−−１−ＰＣＴ／ＵＳ　５１４１００５１０

Claims (12)

【特許請求の範囲】
1. １．ａ）半絶縁ＧａＡｓ基板を提供すること、ｂ）前記基板中にｎ形活性層を生 成するために、前記基板の表面を通してｎ形イオンを注入すること、ｃ）前記基 板中のイオン注入欠陥の重要な量を取除くのに、及び前記活性層を電気的に付勢 するのに十分な予め設定された高められた温度にまで、無反応性ガス中の、前記 高められた温度での前記ＧａＡｓの平衡Ａｓ４圧力のそれのほぼ１００倍である ＡｓＨ３過圧の中で前記基板をキヤツプレス・アニールすること、 ｄ）間隔を開けられた関係で、前記基板の前記表面上に、ソース及びドレイン・ オーミック金属被覆を蒸着すること、 ｅ）ゲート電気コンタクトのために、前記ソース及びドレイン・コンタクト金属 被覆の中間の前記活性層中の部分を前記基板の外表面から比較的浅く取除くこと 、及び、ｆ）前記浅く取除かれた部分中にゲート金属被覆を蒸着すること、 のステップを含むイオン注入チヤネルを有するＧａＡｓＦＥＴ製造プロセス。
2. ２．前記無反応性ガスは、Ｈ２である、請求の範囲第１項に記載のＧａＡｓＦＥ Ｔ製造プロセス。
3. ３．前記ゲート金属被覆は、アルミニウムである、請求の範囲第１項に記載のＧ ａＡｓＦＥＴ製造プロセス。
4. ４．前記比較的浅い部分の深さは、ほぼ４００Å乃至８００／Åである、請求の 範囲第１項に記載のＧａＡｓＦＥＴ製造プロセス。
5. ５．前記予め設定された温度は、約８００゜Ｃと１０００゜Ｃの間である、請求 の範囲第１項に記載のＧａＡｓＦＥＴ製造プロセス。
6. ６．前記ＡｓＨ３のＰは、約０．０２１ａｔｍに等しい、請求の範囲第１項に記 載のＧａＡｓＦＥＴ製造プロセス。
7. ７．ａ）半絶縁ＧａＡｓ基板を提供すること、ｂ）前記基板の上にドープされて いない高抵抗率のバッファ層を提供すること、 ｃ）前記パッファ層中にｎ形活性層を生成するために、前記パッファ層の表面を 通してｎ形イオンを注入すること、 ｄ）前記パッファ層中のイオン注入欠陥の重要な量を取除くのに、及び前記活性 層を電気的に付勢するのに十分な予め設定された高められた温度にまで、無反応 性ガス中の、前記高められた温度での前記Ａｓの平衡Ａｓ４圧力のそれのほぼ１ ００倍であるＡｓＨ３過圧の中で、前記パッフア層及び前記基板をキヤップレス ・アニールすること、ｅ）間隔を開けられた関係で、前記パッファ層の前記表面 上に、ソース及びドレイン・オーミック金属被覆を蒸着すること、 ｆ）ゲート電気コンタクトのために、前記ソース及びドレイン・コンタクト金属 被覆の中間の前記活性層中の部分を前記パッファ層の外表面から比較的浅く取除 くこと、及び、 ９）前記浅く取除かれた部分中にゲート金属被覆を蒸着すること、 のステップを含むイオン注入チャネルを有するＧａＡＳＦＥＴ製造プロセス。
8. ８．前記無反応性ガスは、Ｈ２である、請求の範囲第７項に記載のＧａＡｓ　Ｆ ＥＴ製造プロセス。
9. ９．前記ゲート金属被覆は、アルミニウムである、請求の範囲第７項に記載のＧ ａＡｓＦＥＴ製造プロセス。
10. １０．前記比較的浅い部分の深さは、ほぼ４００Å乃至８００／Åである、請求 の範囲第７項に記載のＧａＡｓＦＥＴ製造プロセス。
11. １１．前記予め設定された温度は、約８００゜Ｃと１０００゜Ｃの間である、請 求の範囲第７項に記載のＧａＡｓＦＥＴ製造プロセス。
12. １２．前記ＡｓＨ３のＰは、約０．０２１ａｔｍに等しい、請求の範囲第７項に 記載のＧａＡｓＦＥＴ製造プロセス。