JPH0245332B2 - - Google Patents
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- JPH0245332B2 JPH0245332B2 JP55125149A JP12514980A JPH0245332B2 JP H0245332 B2 JPH0245332 B2 JP H0245332B2 JP 55125149 A JP55125149 A JP 55125149A JP 12514980 A JP12514980 A JP 12514980A JP H0245332 B2 JPH0245332 B2 JP H0245332B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
Landscapes
- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
本発明はシヨツトキー接触FETを含むGaAs
IC等のGaAs結晶を用いた電子デバイスの製造方
法に関するものである。 GaAs結晶を用いた電子デバイスを製造するに
際してはいくつかの熱処理工程を経なければなら
ない。例えば近年特に盛んに利用されているイオ
ン注入によつて半絶縁性GaAs基板に活性層を形
成しようとする場合、注入されたイオンを活性化
するためには、通常700℃以上での高温アニール
を必要とする。このアニールの際のGaAsの熱分
解を防ぐために、シリコン酸化膜やシリコン窒化
膜又はアルミナ膜でGaAs表面を覆つたり又適当
なAs雰囲気下でアニールしたりする方法がとら
れている。しかしGaAs表面を覆う方法はアニー
ル中にGaAs中に何らかの変成をもたらして
GaAsデバイスの特性に悪影響を及ぼすことが知
られており、また適当なAs雰囲気下でアニール
するにはそのための装置が大がかりになる等の難
点をもつている、一方これらイオン注入後のアニ
ール以外にも熱処理工程が存在する。オーミツク
電極のアロイ工程がそれである。ｎ型GaAsのオ
ーミツク電極としては例えばAu−Geを真空蒸着
後アロイする方法が用いられる。このアロイ工程
は水素中又は窒素中で500℃程度の温度で行なわ
れている。シヨツトキー接触を用いるデバイスの
シヨツトキー電極形成はこのあと行なわれるが、
本発明者はこのアロイ工程を経たあとにシヨツト
キー接触を形成すると、アロイ工程を経ない場合
に比べて、シヨツトキー接触の逆方向電流リーク
が増大する等、シヨツトキー接触特性の劣化が生
じることを見出した。この原因は、シヨツトキー
接触を形成すべきGaAs結晶表面がアロイ工程に
おける高温処理で変成するためと考えられる。 本発明は以上のような問題を解決し、オーミツ
ク電極のアロイ工程の影響を除いて優れたシヨツ
トキーゲート特性を得るようにしたGaAs−
MESFETの製造方法を提供することを目的とす
る。 本発明によるGaAs−MESFETの製造方法は、
GaAs結晶にイオン注入と熱処理により活性層を
形成した後、ソース、ドレインのオーミツク電
極、シヨツトキーゲート電極を形成する工程を含
み、オーミツク電極のアロイ工程において、As
を含む絶縁膜でGaAs結晶表面を覆うことを特徴
とする。 以下、本発明の実施例を図面を参照して説明す
る。 Crドープ半絶縁性GaAs基板１１にレジストを
マスクとして、 28Si+イオンを加速電圧250KV、
ドーズ量３×1012cm-2にてイオン注入し、さらに
加速電圧100KV、ドーズ量1.5×1012cm-2の選択２
重イオン注入を行なつた。このあとSiH4−O2−
N2系のCVD法によりGaAs基板表面にシリコン
酸化膜（SiO2膜）１３をデポジツトした。なお
この際、AsH3を同時に気相成長装置に流したの
で、このSiO2膜中にはAsが混入している。この
あと800℃にて20分間のアニール処理を窒素中で
行なつた。このアニール処理後の試料の断面を第
１図に模式的に示す。１２がイオン注入とアニー
ルにより形成された活性層である。比較のため
SiO2膜を付けずGaAs表面が露出したままの状態
でAs雰囲気中（窒素中にAsH3を導入して実現。
AsH3圧は0.1〜10Torr）にて800℃、20分間のア
ニール処理（キヤツプレスアニール）を行なつた
基板も用意した。このあと、キヤツプレスアニー
ルの基板についてはCVD法によりSiO2膜を付け
た。このときSiO2膜中にAsを含むもの（SiH4−
O2−N2系にAsH3を導入して実現）と含まないも
のを用意した。以上のように用意された試料には
下表に示すように(A)−(C)の３種類あることにな
る。
IC等のGaAs結晶を用いた電子デバイスの製造方
法に関するものである。 GaAs結晶を用いた電子デバイスを製造するに
際してはいくつかの熱処理工程を経なければなら
ない。例えば近年特に盛んに利用されているイオ
ン注入によつて半絶縁性GaAs基板に活性層を形
成しようとする場合、注入されたイオンを活性化
するためには、通常700℃以上での高温アニール
を必要とする。このアニールの際のGaAsの熱分
解を防ぐために、シリコン酸化膜やシリコン窒化
膜又はアルミナ膜でGaAs表面を覆つたり又適当
なAs雰囲気下でアニールしたりする方法がとら
れている。しかしGaAs表面を覆う方法はアニー
ル中にGaAs中に何らかの変成をもたらして
GaAsデバイスの特性に悪影響を及ぼすことが知
られており、また適当なAs雰囲気下でアニール
するにはそのための装置が大がかりになる等の難
点をもつている、一方これらイオン注入後のアニ
ール以外にも熱処理工程が存在する。オーミツク
電極のアロイ工程がそれである。ｎ型GaAsのオ
ーミツク電極としては例えばAu−Geを真空蒸着
後アロイする方法が用いられる。このアロイ工程
は水素中又は窒素中で500℃程度の温度で行なわ
れている。シヨツトキー接触を用いるデバイスの
シヨツトキー電極形成はこのあと行なわれるが、
本発明者はこのアロイ工程を経たあとにシヨツト
キー接触を形成すると、アロイ工程を経ない場合
に比べて、シヨツトキー接触の逆方向電流リーク
が増大する等、シヨツトキー接触特性の劣化が生
じることを見出した。この原因は、シヨツトキー
接触を形成すべきGaAs結晶表面がアロイ工程に
おける高温処理で変成するためと考えられる。 本発明は以上のような問題を解決し、オーミツ
ク電極のアロイ工程の影響を除いて優れたシヨツ
トキーゲート特性を得るようにしたGaAs−
MESFETの製造方法を提供することを目的とす
る。 本発明によるGaAs−MESFETの製造方法は、
GaAs結晶にイオン注入と熱処理により活性層を
形成した後、ソース、ドレインのオーミツク電
極、シヨツトキーゲート電極を形成する工程を含
み、オーミツク電極のアロイ工程において、As
を含む絶縁膜でGaAs結晶表面を覆うことを特徴
とする。 以下、本発明の実施例を図面を参照して説明す
る。 Crドープ半絶縁性GaAs基板１１にレジストを
マスクとして、 28Si+イオンを加速電圧250KV、
ドーズ量３×1012cm-2にてイオン注入し、さらに
加速電圧100KV、ドーズ量1.5×1012cm-2の選択２
重イオン注入を行なつた。このあとSiH4−O2−
N2系のCVD法によりGaAs基板表面にシリコン
酸化膜（SiO2膜）１３をデポジツトした。なお
この際、AsH3を同時に気相成長装置に流したの
で、このSiO2膜中にはAsが混入している。この
あと800℃にて20分間のアニール処理を窒素中で
行なつた。このアニール処理後の試料の断面を第
１図に模式的に示す。１２がイオン注入とアニー
ルにより形成された活性層である。比較のため
SiO2膜を付けずGaAs表面が露出したままの状態
でAs雰囲気中（窒素中にAsH3を導入して実現。
AsH3圧は0.1〜10Torr）にて800℃、20分間のア
ニール処理（キヤツプレスアニール）を行なつた
基板も用意した。このあと、キヤツプレスアニー
ルの基板についてはCVD法によりSiO2膜を付け
た。このときSiO2膜中にAsを含むもの（SiH4−
O2−N2系にAsH3を導入して実現）と含まないも
のを用意した。以上のように用意された試料には
下表に示すように(A)−(C)の３種類あることにな
る。
【表】
これらの試料について以下全く同一の工程で
MESFETを作つた。まずドレイン、ソースのオ
ーミツク電極形成用にSiO2膜に窓あけを行なう。
このあとAu−Ge（Ge1％）を真空蒸着法により付
け、レジストによるリフトオフ法を用いてドレイ
ン及びソース電極１４，１５を形成した。このあ
と窒素又はアルゴン又は水素中にて、500℃、15
分間のアロイ処理を行なつた。このあと、ゲート
長1μのゲート電極形成用の窓あけを行ない、
FETのピンチオフ電圧（デブレシヨンモード動
作のとき）、スレシホールド電圧（エンハンスメ
ント動作の時）の調整を行なう必要があれば、窓
あけした部分のGaAsエツチングを行なつて、ゲ
ート電極であるAlの真空蒸着を行ない、レジス
トのリフトオフ法によりゲート電極１６を形成し
た。この時の素子断面図を第２図に示す。このよ
うにして作られたGaAs MESFETのゲートソー
ス間又はゲートドレイン間のシヨツトキー接合の
逆方向ブレイクダウン電圧は前記の表に示す試料
の違いで差が見られ、(A)では平均9.5V、(B)では
10Vと良好の特性を示したが(C)では7Vであつた。
以上によりAsを含まないSiO2膜をつけてオーミ
ツク電極のアロイ工程を行なうのに比べて、As
を含むSiO2膜を用いれば、シヨツトキー接触特
性に優れたMESFETを作ることが明らかとなつ
た。またイオン注入後のアニール処理をAs入り
SiO2膜で覆つて行うことも、キヤツプレスアニ
ールのように大掛りな装置を必要とせず、またキ
ヤツプレスアニールと比べてそれ程の特性劣化は
なく、有用であることが明らかとなつた。 このようにAsを含むSiO2膜でGaAs表面を覆て
から熱処理をすることで、GaAsの変成を十分防
止でき、その結果、GaAsデバイスの特性が向上
することがわかつた。又SiO2膜生成中の高温に
よつて生じるGaAsの変成も、AsをSiO2中に含ま
せるために導入するAs圧により防止できるとい
う付加的効果もあるといえる。 またAsを含むSiO2膜の代りに、As入りシリコ
ン窒化膜やAs入りアルミナ膜等他の絶縁膜を用
いても同様の効果を示すこともわかつた。また、
このような膜を残しておけば、GaAsのパツシベ
ーシヨン膜として使用できるという付加的効果も
あることがわかつた。 さらに本方法をMESFETを使つたGaAs集積
回路の製造工程に適用したところFETのピンチ
オフ電圧のばらつきが小さくなり、集積回路の歩
留りが向上するという効果も見出した。 以上のように本発明によれば、GaAs−
MESFETを製造するに際し、ソース、ドレイン
のオーミツク電極のアロイ工程において表面を
Asを含む絶縁膜で覆うことにより、優れたシヨ
ツトキーゲート特性を実現することができる。
MESFETを作つた。まずドレイン、ソースのオ
ーミツク電極形成用にSiO2膜に窓あけを行なう。
このあとAu−Ge（Ge1％）を真空蒸着法により付
け、レジストによるリフトオフ法を用いてドレイ
ン及びソース電極１４，１５を形成した。このあ
と窒素又はアルゴン又は水素中にて、500℃、15
分間のアロイ処理を行なつた。このあと、ゲート
長1μのゲート電極形成用の窓あけを行ない、
FETのピンチオフ電圧（デブレシヨンモード動
作のとき）、スレシホールド電圧（エンハンスメ
ント動作の時）の調整を行なう必要があれば、窓
あけした部分のGaAsエツチングを行なつて、ゲ
ート電極であるAlの真空蒸着を行ない、レジス
トのリフトオフ法によりゲート電極１６を形成し
た。この時の素子断面図を第２図に示す。このよ
うにして作られたGaAs MESFETのゲートソー
ス間又はゲートドレイン間のシヨツトキー接合の
逆方向ブレイクダウン電圧は前記の表に示す試料
の違いで差が見られ、(A)では平均9.5V、(B)では
10Vと良好の特性を示したが(C)では7Vであつた。
以上によりAsを含まないSiO2膜をつけてオーミ
ツク電極のアロイ工程を行なうのに比べて、As
を含むSiO2膜を用いれば、シヨツトキー接触特
性に優れたMESFETを作ることが明らかとなつ
た。またイオン注入後のアニール処理をAs入り
SiO2膜で覆つて行うことも、キヤツプレスアニ
ールのように大掛りな装置を必要とせず、またキ
ヤツプレスアニールと比べてそれ程の特性劣化は
なく、有用であることが明らかとなつた。 このようにAsを含むSiO2膜でGaAs表面を覆て
から熱処理をすることで、GaAsの変成を十分防
止でき、その結果、GaAsデバイスの特性が向上
することがわかつた。又SiO2膜生成中の高温に
よつて生じるGaAsの変成も、AsをSiO2中に含ま
せるために導入するAs圧により防止できるとい
う付加的効果もあるといえる。 またAsを含むSiO2膜の代りに、As入りシリコ
ン窒化膜やAs入りアルミナ膜等他の絶縁膜を用
いても同様の効果を示すこともわかつた。また、
このような膜を残しておけば、GaAsのパツシベ
ーシヨン膜として使用できるという付加的効果も
あることがわかつた。 さらに本方法をMESFETを使つたGaAs集積
回路の製造工程に適用したところFETのピンチ
オフ電圧のばらつきが小さくなり、集積回路の歩
留りが向上するという効果も見出した。 以上のように本発明によれば、GaAs−
MESFETを製造するに際し、ソース、ドレイン
のオーミツク電極のアロイ工程において表面を
Asを含む絶縁膜で覆うことにより、優れたシヨ
ツトキーゲート特性を実現することができる。
第１図および第２図はこの発明の一実施例の製
造工程を説明するための素子断面図である。 １１……半絶縁性GaAs基板、１２……活性
層、１３……As入りSiO2膜、１４……ドレイン
電極、１５……ソース電極、１６……ゲート電
極。
造工程を説明するための素子断面図である。 １１……半絶縁性GaAs基板、１２……活性
層、１３……As入りSiO2膜、１４……ドレイン
電極、１５……ソース電極、１６……ゲート電
極。
Claims (1)
- 【特許請求の範囲】 １ GaAs結晶表面にイオン注入と熱処理により
活性層を形成する工程と、ついでこの活性層にソ
ース・ドレインのオーミツク電極を前記GaAs結
晶全面にAsを含む絶縁膜で覆つた状態でアロイ
工程を行つて形成する工程と、この後前記絶縁膜
を除去し、露出した前記GaAs結晶表面にシヨツ
トキーゲート電極を形成する工程とを有すること
を特徴とするGaAs−MESFETの製造方法。 ２ 前記絶縁膜は、シリコン酸化膜、シリコン窒
化膜、アルミナ膜のうちから選ばれることを特徴
とする特許請求の範囲第１項記載のGaAs−
MESFETの製造方法。 ３ 前記絶縁膜は、GaAs結晶表面に残置され、
パツシベーシヨン膜として用いられることを特徴
とする特許請求の範囲第１項記載のGaAs−
MESFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125149A JPS5749239A (en) | 1980-09-09 | 1980-09-09 | Manufacture of gaas device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55125149A JPS5749239A (en) | 1980-09-09 | 1980-09-09 | Manufacture of gaas device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5749239A JPS5749239A (en) | 1982-03-23 |
| JPH0245332B2 true JPH0245332B2 (ja) | 1990-10-09 |
Family
ID=14903074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55125149A Granted JPS5749239A (en) | 1980-09-09 | 1980-09-09 | Manufacture of gaas device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5749239A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59121833A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247675A (en) * | 1975-10-14 | 1977-04-15 | Matsushita Electric Ind Co Ltd | Process for production of semiconductor device |
-
1980
- 1980-09-09 JP JP55125149A patent/JPS5749239A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247675A (en) * | 1975-10-14 | 1977-04-15 | Matsushita Electric Ind Co Ltd | Process for production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5749239A (en) | 1982-03-23 |
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