JPS61292965A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野】 本発明は、半導体集積回路装置に関するものであり、特
に、ショットキーゲート型電界効果トランジスタ（以下
、ＭＥＳＦＥＴという）を有する半導体集積回路装置に
適用して有効な技術に関するものである。

［背景技術］ 半導体集積回路装置は、キャリアの移動度が速いガリウ
ム・ヒ素等の半絶縁性基板にＭＥＳＦＥＴを設け、動作
速度の高速化を図る傾向にある。

この半導体集積回路装置においても、シリコン基板のも
のと同様に、人為的取扱いで生じる過大な静電気で外部
入力端子（ボンディングバット）に接続される入力段回
路が破壊される所謂静電気破壊が発生し易い。

そこで、ガリウム・ヒ素アイシーシンポジウム、１９８
４年ｌＯ月、［シーディーエルエフサーキットアプロー
チフオアガリウムアーセナイドデーーエムイーエスエフ
イーテイーアイシーズ］アールシーエデン、ギガビット
ロジック社（ＧａＡｓ　ＩＣＳｙｍｐｏｓｉｕｍ、１９
８４．１０．ｒＣＤＦＬ　　Ｃ１ｒｃｕｉｊ　　Ａｐｐ
ｒｏａｃｈ　　Ｆｏｒ　　ＧａＡｓ　　Ｄ−ＭＥＳＦ［
ＥＴ　　ＩＣ’ＳＪ、Ｒ，Ｃ，Ｅｄｅｎ、Ｇｉｇａｂｉ
Ｌ　　Ｌｏｇｉｃ　　ＩＮＣ，）に記載されるように、
外部入力端子と入力段回路との間には、静電気破壊防止
回路を設けている。この静電気破壊防止回路は、過大電
流をなまらせる保護抵抗素子と、過大電流をクランプす
るクランプダイオードとで構成されている。

しかしながら、かかる技術における本発明者の静電気破
壊実験によれば、次のような結果を生じることが確認さ
れた。保護抵抗素子を通して、過大電流の大半がクラン
プダイオードと入力段回路とで分流され、入力段回路の
ＭＥＳＦＥＴのゲート電極、ゲート電極のショットキー
接合部等の破壊が発生し易い。一方、保護抵抗素子の抵
抗値を高くして過大電流を大きくなまらせることができ
るが、入力信号の伝達速度が遅くなるので、動作速度の
高速化に適さない。このため、本発明者は。

この種の半導体集積回路装置において、静電気破壊防止
回路の電気的信頼性の向上及び動作速度の高速化を図る
ことが難しいという問題点を見出した。

［発明の目的］ 本発明の目的は、半導°体集積回路装置において、静電
気破壊に対する静電気破壊防止回路の電気的信頼性の向
上を図ることが可能な技術を提供することにある。

本発明の他の目的は、半導体集積回路装置において、静
電気破壊に対する静電気破壊防止回路の電気的信頼性の
向上及び動作速度の高速化を図ることが可能な技術を提
供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

すなわち、外部端子に近接する半絶縁性基板の主面部に
、電源電圧又は基準電圧が接続される半導体領域を設け
、外部端子に入力される過大電流を前記半導体領域に分
流させる・ これにより、静電気破壊防止回路に流れる過大電流を小
さくできるので、過大電流に対する静電気破壊防止回路
の電気的信頼性の向上を図ることができる。さらに、静
電気破壊防止回路の保護抵抗素子の抵抗値を小さくし、
信号伝達速度を速めることができるので、動作速度の高
速化を図ることができる。

以下１本発明の構成について、ガリウム・ヒ素等の半絶
縁性基板を用いた半導体集積回路装置の入力部に本発明
を適用した実施例とともに説明する。

なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。

［実施例１］ 本発明の実施例Ｉである半導体集積回路装置の入力部を
第１図の等価回路図で示す。

第１図において、ＢＰは外部入力端子（ボンディングバ
ット）であり、外部からの入力信号（例えば、０〜０．
７［Ｖ：Ｉ程度）を内部回路へ入力するように構成され
ている。

この外部入力端子ＢＰは、静電気破壊防止回路１を介在
させて、内部回路の入力段回路■と電気的に接続されて
いる。

静電気破壊防止回路Ｈ±、保護抵抗素子Ｒと。

ショッ１−キー接合のクランプダイオードＤ＋、Ｄ２で
構成されている。入力段回路■は、ノーマリＯＮ型のＭ
　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ＩとノーマリＯＦＦ型のＭ
　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　２とで構成されている。

Ｖｏは電源電圧（回路の動作電圧、例えば、２゜０　［
Ｖ］　”）、ＧＮＤは基準電圧（回路の接地電圧。

例えば、０　［Ｖ］　）　、　ＰｏｕＬは入力段回路■
の出力信号端子である。

次に、この入力部の具体的な構成を第２図の平面図で示
し、第２図のＩ■−１ｕ線における断面図を第３図で示
す。なお、第２図は、本実施例■の構成をわかり易くす
るため、導電層間の絶縁膜は図示していない。

第２図及び第３図において、ｌはガリウム・ヒ素等で構
成される半絶縁性基板である。

２Ａは半絶縁性基板１の主面部に設けられたｒｌ”型の
半導体領域、２Ｂは半絶縁性基板ｌの主面部に設けられ
たｒｉ型の半導体領域である。半導体領域２Ａは、配線
、配線とのオーミック接続部、ＭＥＳＦＥＴのソース領
域又はドレイン領域等を構成するようになっている。半
導体領域２Ｂは、抵抗部、ショットキー接合部等を構成
するようになっている。

３はショットキー接合用の金属層であり、半導体領域２
Ｂの上部にそれとショットキー接合を構成するように設
けられている。金属層３は、例えば、タングステンシリ
サイド（ｗｓｉａ）ＩＩＩにより構成されている。

静電気破壊防止回路Ｉの保護抵抗素子Ｒは、抵抗部とな
る半導体領域２Ｂ及びその両端部に設けられた配線との
接続部となる半導体領域２Ａとで構成されている。

静電気破壊防止回路冒のクランプダイオードＤＩ、Ｄ２
は、主として′ｉ導体領域２Ｂと金属層３とのシミツト
キー接合で構成されている。

入力段回路■のＭＥＳＦＥＴＱ＋　、Ｑ２は、チャネル
形成領域となる半導体領域２Ｂ、ゲート電極となりショ
ットキー接合された金属層３及びソース領域又はドレイ
ン領域となり配線との接続部となる。半導体領域２Ａで
構成されている。

４はオーミック接続用の金属層であり、半導体領域２Ａ
の上部にそれと接続するように設けられている。金属層
４は、例えば、金−ゲルマニウム（Ａｕ−Ｇｅ）膜の上
部にニッケル（Ｎｉ）ＩＩＡを重ねた複合膜で構成され
ている。

５は絶縁膜であり、半導体領域２Ａ、２Ｂ、金属層３，
４を覆うように設けられている。５Ａは接続孔であり、
金属層３，４の所定上部の絶縁膜５を除去して設けられ
ている。

６は金属層であり、接続孔５Ａを通して金属層３．４と
電気的に接続し、絶縁膜５の上部に延在して設けられて
いる。金属層６は、配線、電ｇ電圧Ｖ。用配線、基準電
圧ＧＮＤ用配線、外部入力端子ＢＰ等を構成し１例えば
、金（Ａｕ）膜で構成されている。

第２図及び第３図に示すように、金属層６で構成される
外部入力端子ＢＰは、金属層４を介在して１幅寸法Ｗの
半導体領域２Ａと接続されている。

そして、この半導体領域２Ａは、半絶縁性基板１を離隔
寸法して介在させて、スクライブラインを構成する基準
電圧ＧＮＤが接続された半導体領域２Ａに近接するよう
に構成されている。このように入力部を構成することに
より、外部入力端子ＢＰに入力される静電気破壊を生じ
るような過大電流を、外部入力端子ＢＰに接続される半
導体領域２Ａのブレークダウンで積極的に基準電圧ＧＮ
Ｄが印加される半導体領域２Ａへ分流させるーことがで
きる。これによって、静電気破壊防止回路！及び入力段
回路■へ流れる過大電流を小さくできるので、特に、静
電気破壊防止回路■の静電気破壊に対する電気的信頼性
を向上できる。本発明者の実験によれば、離隔寸法りの
２乗にブレークダウン電圧が比例し１例えば、離隔寸法
りが２［μｍコ程程度１オ ［Ｖ］程度でブレークダウンすることが確認されている
。

また、静電気破壊防止回路Ｉの保護抵抗素子Ｒ１の抵抗
値を小さくできるので、入力信号の伝達速度を速くでき
、動作速度の高速化を図ることができる。

また、外部入力端子ＢＰと接続される半導体領域２Ａを
半絶縁性基板ｌの主面部に設けることにより、寄生容址
が無視でき、入力信号の伝達速度を速くできるので、動
作速度の高速化をさらに図ることができる。

なお１本実施例Ｉはスクライブラインを構成する半導体
領域２Ａに過大電流を分流させたが１本発明は、これに
限定されるものではなく１例えば、外部入力端子ＢＰに
接続される半導体領域２Ａを取囲むように半導体領域２
Ａを設け、これを基準電圧ＧＮＤに接続してもよい。ま
た、半導体領域２Ａは、基準電圧ＧＮＤでなく、所定の
電源電圧（例えば、−１，０［：Ｖ］程度）に接続して
もよい。

［実施例■］ 本実施例■は、離隔寸法りの依存性を小さくして外部入
力端子に入力される過大電流を基準電圧に分流させた本
発明の他の実施例である。

本発明の実施例■である半導体集積回路装置の入力部を
第４図の要部断面図で示す。

第４図に示すように、本実施例■の入力部は、外部入力
端子ＢＰに接続される半導体領域２Ａに。

金属層３でショットキー接合された半導体領域２Ｂを介
在させて、基準電圧ＧＮＤが印加される半導体領域２Ａ
を接続している。半導体領域２Ｂは、金属層３とのショ
ットキー接合部からその内部に形成される空乏領域で覆
われている。すならち、前記両者の半導体領域２Ａ間は
、通常の入力信号（例えば、０．７　［Ｖ］　）で非導
通（ピンチオフ）状態になり、５〜１０［：Ｖ］程度以
上の過大電流で導通状態になるように構成されている。

このように入力部を構成することにより、空乏領域と入
力される電圧とで導通、非導通が制御されるので、前記
半導体領域２Ａ間の離隔寸法りに依、存することなく、
過大電流を分流させることができる。これにより、前記
実施例■と略同様の効果を得ることができる。

なお、本実施例■は、半導体領域２Ｂ上に金属層３を設
けて空乏領域を形成しているが、単に絶ａ膜（例えば、
　ＣＶ　Ｄ　Ｓ　ｉｏ　２膜）を設けて空乏領域を形成
してもよい。

［実施例Ｉｌｌコ 本実施例■は、前実施例！、■に比べてさらに低いブレ
ークダウン電圧で過大電流を分流される本発明の他の実
施例である。

本発明の実施例＋０である半導体集積回路装置の入力部
を第５図の要部断面図で示す。

第５図に示すように、本実施例１■の入力部は。

外部入力端子ＢＰに接続するｐ°型の半導体領域７を設
け、この半導体領域７とｐ　ｎ接合部を構成するように
、基準電圧ＧＮＤが印加された半導体領域２Ａが設けら
れている。

このように入力部を構成することにより、ｐｎ接合部で
例えば１．０［Ｖ］程度の低い電圧でブレークダウンを
生じさせ、外部入力端子ＢＰに入力される過大電流を分
流できる。これにより・前記実施例１．ＩＩと略同様の
効果を得ることができる・［効果］ 以上説明したように本願において開示された新規な技術
によれば、以下に述べるような効果を得ることができる
。

（１）外部端子に近接する半絶縁性基板の主面部に、電
源電圧又は基準電圧が接続される半導体領域を設け、外
部端子に入力される過大電流を前記半導体領域に分流さ
せる過大電流分流手段を設けたことにより、静電気破壊
防止回路に流れる過大電流を小さくできるで、過大電流
に対する静電気破壊防止回路の電気的信頼性の向上を図
ることができる。

（２）前記（１）により、静電気破壊防止回路の保護抵
抗素子の抵抗値を小さくし、信号伝達速度を速めること
ができるので、動作速度の高速化を図ることができる。

（３）前記（１）及び（２）により、半導体集積回路装
置の電気的信頼性の向上及び動作速度の高連化を図るこ
とができる。

いよ、本発明者によってなされた発明を、前記実施例に
もとすき具体的に説明したが、本発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。

例えば、前記実施例は半導体集積回路装置の入力部に本
発明を適用した例について説明したが、本発明は半導体
集積回路装置の出力部に適用してもよい。

また、前記実施例は保護抵抗素子とクランプダイオード
とで構成される静電気破壊防止回路を有する半導体集積
回路装置に本発明を適用したが、本発明は保護抵抗素子
で構成される静電気破壊防止回路を有する半導体集積回
路装置に適用してもよい。すなわち、本発明は、外部端
子に入力される過大電流を１極的に分流させることがで
きるので、クランプダイオードを設けなくとも、充分に
静電気破壊を防止できる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉである半導体４Ｊ積回路装
置の入力部を示す等価回路図、 第２図は１本発明の実施例Ｉである半導体集積回路装置
の入力部の具体的な構成を示す平面図、第３図は、第２
図の■−■線における断面図、第４図は、本発明の実施
例■である半導体集積回路装置の入力部を示す要部断面
図。 第５図は１本発明の実施例ｍである半導体集積回路装置
の入力部を示す要部断面図である。 図中、ＢＰ・・・外部入力端子、■・・・静電気破壊防
止回路、■・・・入力段回路、Ｒ・・・保抵抗素子、Ｄ
ＩｌＤ２・・・クランプダイオード、Ｑｌ、Ｑ２・・・
ＭＥＳＦＥＴ、ＶＤ・・・電源電圧、ＧＮＤ・・・基準
電圧、ｌ・・・半絶縁性基板、２Ａ、２Ｂ、７・・・半
導体領域、３．４．６・・・金属層である。 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、静電気破壊防止回路を介在させて、外部端子と入力
   段回路とを電気的に接続してなる半導体集積回路装置に
   おいて、前記外部端子に近接する半絶縁性基板の主面部
   に、電源電圧又は基準電圧に接続された第１導電型の第
   １の半導体領域を設け、該第１の半導体領域に、前記外
   部端子に入力された過大電流を分流させる過大電圧分流
   手段を設けてなることを特徴とする半導体集積回路装置
   。 ２、前記過大電圧分流手段は、前記半絶縁性基板を介在
   させて、前記第１の半導体領域と、前記半絶縁性基板の
   主面部に設けられかつ外部端子に接続された第１導電型
   の第２の半導体領域とで構成されてなることを特徴とす
   る特許請求の範囲第１項に記載の半導体集積回路装置。 ３、前記過大電圧分流手段は、前記第１の半導体領域と
   、該第１の半導体領域に近接し、前記半絶縁性基板の主
   面部に設けられかつ外部端子に接続された第１導電型の
   第２の半導体領域と、前記第１の半導体領域と第２の半
   導体領域の間の半絶縁性基板の主面部に、第１の半導体
   領域及び第２の半導体領域のそれぞれと電気的に接続さ
   れかつそれらよりも低い不純物濃度で設けられた第１導
   電型の第３の半導体領域と、該第３の半導体領域の上部
   にそれとショットキー接合を構成する導電層又は絶縁膜
   とで構成されてなることを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。 ４、前記過大電圧分流手段は、前記第１の半導体領域と
   、該第１の半導体領域と接触し、半絶縁性基板の主面部
   に設けられかつ外部端子と電気的に接続される第２導電
   型の第４の半導体領域とで構成されてなることを特徴と
   する特許請求の範囲第１項に記載の半導体集積回路装置
   。 ５、過大電圧分流手段は、静電気破壊防止回路の前段に
   設けられてなることを特徴とする特許請求の範囲第１項
   に記載の半導体集積回路装置。