JPS62279675A - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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- JPS62279675A JPS62279675A JP12213086A JP12213086A JPS62279675A JP S62279675 A JPS62279675 A JP S62279675A JP 12213086 A JP12213086 A JP 12213086A JP 12213086 A JP12213086 A JP 12213086A JP S62279675 A JPS62279675 A JP S62279675A
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- Japan
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- protection circuit
- circuit
- terminal
- voltage
- integrated circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体集積回路の動作時における異常電圧に
よる破壊を防止する保護回路に関する６〔従来の技術〕 従来のこの種の装置は、例えば、特公昭４５−３４６４
１号に記載しであるように、集積回路内の素子を保護す
るために容量と抵抗を設け、入力の信号線に過大な電圧
が印加されたときに、この保護回路によって集積回路内
部には、過大な電圧や電流が加わらないようになってい
る。
よる破壊を防止する保護回路に関する６〔従来の技術〕 従来のこの種の装置は、例えば、特公昭４５−３４６４
１号に記載しであるように、集積回路内の素子を保護す
るために容量と抵抗を設け、入力の信号線に過大な電圧
が印加されたときに、この保護回路によって集積回路内
部には、過大な電圧や電流が加わらないようになってい
る。
この公報にも記載されているように、この回路が保護回
路として十分動作するためには、保護回路の容量と抵抗
が一定の時定数をもつことが必要である。すなわち、保
護回路を設けた場合、集積回路に入力される信号そのも
のも保護回路によって一定の遅延を受けることになる。
路として十分動作するためには、保護回路の容量と抵抗
が一定の時定数をもつことが必要である。すなわち、保
護回路を設けた場合、集積回路に入力される信号そのも
のも保護回路によって一定の遅延を受けることになる。
このため、高速の集積回路では、遅延時間を小さくする
必要から保護回路の時定数を小さくしなければならず、
保護回路として、十分に目的を達成することができなか
った。
必要から保護回路の時定数を小さくしなければならず、
保護回路として、十分に目的を達成することができなか
った。
このような問題を解決するために、特開昭５１−８１５
７９号に記載しであるように、入力の電位によって抵抗
値が変るデバイスを用いた保護回路が提案されている。
７９号に記載しであるように、入力の電位によって抵抗
値が変るデバイスを用いた保護回路が提案されている。
この回路では、入力の電位がある正の値を越えると、保
護回路の出力端子の電位は。
護回路の出力端子の電位は。
この保護回路のしきい値電圧により定まる値の電位に固
定され、それ以上の電位が出力端子には伝達されない特
性を持っている。すなわち、保護回路の入力端子に正の
過電位が供給されたときには。
定され、それ以上の電位が出力端子には伝達されない特
性を持っている。すなわち、保護回路の入力端子に正の
過電位が供給されたときには。
良好な保護回路として動作する。一方、入力端子に負の
過電位が加わると、接地された基板とソース領域とで形
成されたＰＮ接合ダイオードによって、電流が基板に流
れ、保護回路の出力端子にはこの過電位が伝達しないよ
うに働き、保護回路として動作するが、基板の抵抗が大
きいためにその目的を十分に達成できない問題がある。
過電位が加わると、接地された基板とソース領域とで形
成されたＰＮ接合ダイオードによって、電流が基板に流
れ、保護回路の出力端子にはこの過電位が伝達しないよ
うに働き、保護回路として動作するが、基板の抵抗が大
きいためにその目的を十分に達成できない問題がある。
さらに、このダイオードに電流が流れると基板に対して
少数キャリアが注入され、これがきっかけとなって集積
回路のラッチアップ現象を引き起こすなどの問題がある
。
少数キャリアが注入され、これがきっかけとなって集積
回路のラッチアップ現象を引き起こすなどの問題がある
。
上述したように、従来の保護回路では、集積回路の内部
回路に破損や、ラッチアップ等の寄生効果を生じさせず
、かつ、入力信号を遅延させることなく内部回路に伝達
することができない問題点があった。
回路に破損や、ラッチアップ等の寄生効果を生じさせず
、かつ、入力信号を遅延させることなく内部回路に伝達
することができない問題点があった。
本発明の目的は、保護回路を設けたことによる信号の遅
延時間の増加を抑え、かつ、ラッチアップなどの寄生効
果を引き起こさない保護回路を提供することにある。
延時間の増加を抑え、かつ、ラッチアップなどの寄生効
果を引き起こさない保護回路を提供することにある。
最近、ＣＭＯＳデバイスとバイポーラ・トランジスタと
を同一チップ内に形成することが可能となり、保護回路
もこれらデバイスの複合回路によって構成できるように
なった。このようの状況のもとて保護回路の時定数の低
減を検討した。その結果、上述のように従来容量と抵抗
によって構成していた保護回路の代わりに、入力の電位
によって抵抗値が変るようなデバイスによって保護回路
を構成することによって保護回路の性能を損なうことな
く、その遅延時間を低減できることが明らかになった。
を同一チップ内に形成することが可能となり、保護回路
もこれらデバイスの複合回路によって構成できるように
なった。このようの状況のもとて保護回路の時定数の低
減を検討した。その結果、上述のように従来容量と抵抗
によって構成していた保護回路の代わりに、入力の電位
によって抵抗値が変るようなデバイスによって保護回路
を構成することによって保護回路の性能を損なうことな
く、その遅延時間を低減できることが明らかになった。
また、このようなデバイスの底部に高濃度不純物層を設
けることにより、基板の抵抗を低減して大きな電圧の印
加時に電流を基板に流れやすくするとともに、基板に少
数キャリアが注入されるのを防止し、ＦＥＴのラッチア
ップなどの寄生効果を除くことができることが明らかと
なった・ すなわち、本発明は、集積回路の外部端子と集積回路の
内部回路との間に設けた半導体集積回路の保護回路にお
いて、上記外部端子に加えられた電位によって抵抗値が
変化するデバイスが当該保護回路の入力端子と出力端子
との間に設けてあり、上記入力端子に所定の範囲を有す
る電圧が加えられているときには当該デバイスを通して
上記外部端子と上記内部回路とが電気的に接続され、所
定の電圧以外の電圧が加えられたときには上記外部端子
と上記内部回路とが電気的に遮断され、かつ上記デバイ
スの底部には＠源もしくは接地端子に接続された高１度
不純物層を有することを特徴とする。
けることにより、基板の抵抗を低減して大きな電圧の印
加時に電流を基板に流れやすくするとともに、基板に少
数キャリアが注入されるのを防止し、ＦＥＴのラッチア
ップなどの寄生効果を除くことができることが明らかと
なった・ すなわち、本発明は、集積回路の外部端子と集積回路の
内部回路との間に設けた半導体集積回路の保護回路にお
いて、上記外部端子に加えられた電位によって抵抗値が
変化するデバイスが当該保護回路の入力端子と出力端子
との間に設けてあり、上記入力端子に所定の範囲を有す
る電圧が加えられているときには当該デバイスを通して
上記外部端子と上記内部回路とが電気的に接続され、所
定の電圧以外の電圧が加えられたときには上記外部端子
と上記内部回路とが電気的に遮断され、かつ上記デバイ
スの底部には＠源もしくは接地端子に接続された高１度
不純物層を有することを特徴とする。
本発明では、保護回路の抵抗を構成する上記デバイスと
して、デバイスの底部に高濃度層を有する電界効果トラ
ンジスタ（以下、ＦＥＴと記す。）。
して、デバイスの底部に高濃度層を有する電界効果トラ
ンジスタ（以下、ＦＥＴと記す。）。
とくに高耐圧のＭ ＯＳ Ｆ Ｅ Ｔ、接合型ＦＥＴが
最適であることを見出した。
最適であることを見出した。
本発明では、従来の保護回路に用いられていた抵抗体の
代わりに、ＭＯＳＦＥＴ、接合型ＦＥＴ等の、入力端子
に加えられた電位によって抵抗値が変化するデバイスを
用いることにより、高速の集積回路においても、保護回
路の時定数を小さくでき、遅延時間を低減することがで
きる。
代わりに、ＭＯＳＦＥＴ、接合型ＦＥＴ等の、入力端子
に加えられた電位によって抵抗値が変化するデバイスを
用いることにより、高速の集積回路においても、保護回
路の時定数を小さくでき、遅延時間を低減することがで
きる。
また、このデバイスの底部に高濃度不純物層を設けるこ
とにより、基板の抵抗を低減して大きな電圧の印加時に
電流を基板に流れやすくするとともに、基板に少数キャ
リアが注入されるのを防止し、ＦＥＴのラッチアップな
どの寄生効果を除くことができる。
とにより、基板の抵抗を低減して大きな電圧の印加時に
電流を基板に流れやすくするとともに、基板に少数キャ
リアが注入されるのを防止し、ＦＥＴのラッチアップな
どの寄生効果を除くことができる。
第１図は、本発明の実施例の保護回路の等価回路図であ
る。この回路図を用いて本発明の保護回路の動作を説明
する。
る。この回路図を用いて本発明の保護回路の動作を説明
する。
図において、１は入力端子、３は出力端子、４はＰＭＯ
３ＦＥＴの基板、５はＭＯＳＦＥＴ、２はＭＯＳＦＥＴ
５のゲート端子である。ＭＯＳＦＥＴ５の底部には、電
源もしくは接地端子に接続された高濃度Ｎ形不純物層が
設けられている。
３ＦＥＴの基板、５はＭＯＳＦＥＴ、２はＭＯＳＦＥＴ
５のゲート端子である。ＭＯＳＦＥＴ５の底部には、電
源もしくは接地端子に接続された高濃度Ｎ形不純物層が
設けられている。
電源電圧を一５ｖとし、ＭＯＳＦＥＴ５のゲート端子２
に電源電圧−５ｖを与え、基板を接地することによって
ＭＯＳＦＥＴ５を導通している状態とする。集積回路の
入力端子へは出力端子３が接続されている。このＭＯＳ
ＦＥＴ５のしきい値電圧を■、とすると、この回路図か
ら、入力端子１に正の電位が加わるとダイオード４を通
して、接地された高濃度Ｎ形不純物層に電流が流れ、端
子１および３の電位の上昇を防ぐ。また、入力端子１に
加えられた電圧が大きく、このダイオード４によって電
流が十分流せないときにも、端子１と３とは交流的に接
地されたゲート電極によって遮蔽されているので、端子
１と端子３との結合容量はきわめて小さく、端子３に端
子１の電位が伝わることはない。
に電源電圧−５ｖを与え、基板を接地することによって
ＭＯＳＦＥＴ５を導通している状態とする。集積回路の
入力端子へは出力端子３が接続されている。このＭＯＳ
ＦＥＴ５のしきい値電圧を■、とすると、この回路図か
ら、入力端子１に正の電位が加わるとダイオード４を通
して、接地された高濃度Ｎ形不純物層に電流が流れ、端
子１および３の電位の上昇を防ぐ。また、入力端子１に
加えられた電圧が大きく、このダイオード４によって電
流が十分流せないときにも、端子１と３とは交流的に接
地されたゲート電極によって遮蔽されているので、端子
１と端子３との結合容量はきわめて小さく、端子３に端
子１の電位が伝わることはない。
一方、端子１に負の電位が印加されたときには、ＭＯＳ
ＦＥＴ５のしきい電圧ｖ工としテ（−５Ｖ−Ｖ、）まで
は端子１と３とは導通状態にあり、端子１の電位は端子
３に伝達される。端子１の電位がさらに負の電位になる
と、ＭＯＳＦＥＴ５は遮断状態となり、端子１の電位は
端子３には伝達されなくなる。すなわち、端子１の電位
がＯ■から（−５Ｖ−Ｖｌ）の間にあるときのみ、端子
１と３とは瀉通し、この範囲以外の電圧に対してはこの
回路は非導通となるので保護回路として動作する。ここ
で、伝達したい信号電位の振幅に応じてｖｌを設定する
ことは言うまでもない。
ＦＥＴ５のしきい電圧ｖ工としテ（−５Ｖ−Ｖ、）まで
は端子１と３とは導通状態にあり、端子１の電位は端子
３に伝達される。端子１の電位がさらに負の電位になる
と、ＭＯＳＦＥＴ５は遮断状態となり、端子１の電位は
端子３には伝達されなくなる。すなわち、端子１の電位
がＯ■から（−５Ｖ−Ｖｌ）の間にあるときのみ、端子
１と３とは瀉通し、この範囲以外の電圧に対してはこの
回路は非導通となるので保護回路として動作する。ここ
で、伝達したい信号電位の振幅に応じてｖｌを設定する
ことは言うまでもない。
第２図は、第１図に示した保護回路の入力端子１に抵抗
を通して印加した電圧と出力端子３に現れた電圧との関
係を示す図である。入力の電位が一２００■から２００
ｖまで変化しても、出力端子３の電位は１ｖから一６■
までしか変化せず、良好な伝達特性を示している。
を通して印加した電圧と出力端子３に現れた電圧との関
係を示す図である。入力の電位が一２００■から２００
ｖまで変化しても、出力端子３の電位は１ｖから一６■
までしか変化せず、良好な伝達特性を示している。
第３図は、第１図に示した回路を有する本発明の第１の
実施例の保護回路の断面図である。
実施例の保護回路の断面図である。
図において、３０１はＰ形シリコン基板、３０２はＰ形
基板３０１に埋め込まれた高濃度Ｎ影領域、３０３は高
濃度Ｎ影領域３０２の上に形成された低濃度Ｎ影領域、
３０４は表面に形成された表面保護用および素子分離用
のシリコン酸化膜、３０５，３０６は高濃度Ｐ形ソース
、ドレイン領域、３０７，３０８はソース、トレインの
耐圧の向上を図るために形成された低濃度Ｐ形ソースー
ドレイン領域、３０９はゲート酸化１県、３１０はゲー
ト電極、３１２は高濃度Ｎ影領域３０２に接続された高
濃度Ｎ影領域、３１１は電極である。なお、図示はしな
いが、しきい電圧■１を制御するために、ゲート電極３
１０の下のチャネル領域近傍にイオン打込みを行なうな
ど、従来のＭＯＳＦＥＴの製作技術が用いられることは
言うまでもない。
基板３０１に埋め込まれた高濃度Ｎ影領域、３０３は高
濃度Ｎ影領域３０２の上に形成された低濃度Ｎ影領域、
３０４は表面に形成された表面保護用および素子分離用
のシリコン酸化膜、３０５，３０６は高濃度Ｐ形ソース
、ドレイン領域、３０７，３０８はソース、トレインの
耐圧の向上を図るために形成された低濃度Ｐ形ソースー
ドレイン領域、３０９はゲート酸化１県、３１０はゲー
ト電極、３１２は高濃度Ｎ影領域３０２に接続された高
濃度Ｎ影領域、３１１は電極である。なお、図示はしな
いが、しきい電圧■１を制御するために、ゲート電極３
１０の下のチャネル領域近傍にイオン打込みを行なうな
ど、従来のＭＯＳＦＥＴの製作技術が用いられることは
言うまでもない。
このように構成された本実施例の保護回路によって、集
積回路の外部端子に過大な電圧が加わっても集積回路の
内部回路には伝達されず、回路の破損や特性の変化を防
止することができる。また。
積回路の外部端子に過大な電圧が加わっても集積回路の
内部回路には伝達されず、回路の破損や特性の変化を防
止することができる。また。
この保護回路は十分低い抵抗値を有し、時定数が小さい
ので１通常の電圧の印加時にはこの保護回路による遅延
時間は低減される。さらに、保護回路を構成するデバイ
スの底部に、電源もしくは接地端子に接続された高濃度
Ｎ影領域３０２を設けたことにより、基板３０１に少数
キャリアが注入されるのが防止でき、ランチアップ等の
寄生効果を防止できる。
ので１通常の電圧の印加時にはこの保護回路による遅延
時間は低減される。さらに、保護回路を構成するデバイ
スの底部に、電源もしくは接地端子に接続された高濃度
Ｎ影領域３０２を設けたことにより、基板３０１に少数
キャリアが注入されるのが防止でき、ランチアップ等の
寄生効果を防止できる。
第４図は、本発明の第２の実施例の保護回路の断面図で
ある。
ある。
第３図に示した第１の実施例では、低濃度ソース、トレ
イン領域３０７．３０８を、高濃度ソース、ドレイン領
域３０５，３０６と同じ程度の深さになるように表面近
傍に形成しているが、本実施例では、これを深く形成し
たことに特徴がある。その他の構成は、第１の実施例と
同様である。すなわち、本実施例では、低濃度Ｐ形ソー
ス、トレイン領域４０７．４０８は深く、窩濃度Ｎ形領
域３０２に接して形成されており、これによりＭＯＳＦ
ＥＴのソース、ドレインと高濃度Ｎ影領域３０２との降
服電圧が適度に低下し、ソースもしくはドレインに負の
大きい電圧が印加されたときに、この低濃度Ｐ形ソース
、ドレイン領域４０７．４０８と高濃度Ｎ影領域３０２
との接合を通して電流が流れて、保護回路そのものの破
壊を防止する効果がある。また、低濃度Ｐ形ソース、ド
レイン領域４０７，４０８の厚さが増すので、ＭＯＳＦ
ＥＴが導通しているときのソース。
イン領域３０７．３０８を、高濃度ソース、ドレイン領
域３０５，３０６と同じ程度の深さになるように表面近
傍に形成しているが、本実施例では、これを深く形成し
たことに特徴がある。その他の構成は、第１の実施例と
同様である。すなわち、本実施例では、低濃度Ｐ形ソー
ス、トレイン領域４０７．４０８は深く、窩濃度Ｎ形領
域３０２に接して形成されており、これによりＭＯＳＦ
ＥＴのソース、ドレインと高濃度Ｎ影領域３０２との降
服電圧が適度に低下し、ソースもしくはドレインに負の
大きい電圧が印加されたときに、この低濃度Ｐ形ソース
、ドレイン領域４０７．４０８と高濃度Ｎ影領域３０２
との接合を通して電流が流れて、保護回路そのものの破
壊を防止する効果がある。また、低濃度Ｐ形ソース、ド
レイン領域４０７，４０８の厚さが増すので、ＭＯＳＦ
ＥＴが導通しているときのソース。
ドレイン間の伝導度を上げる効果もある。このためには
、領域４０７，４０８はゲート電極３１０に十分小なっ
て形成されることが望ましい。
、領域４０７，４０８はゲート電極３１０に十分小なっ
て形成されることが望ましい。
第５図は、本発明の第３の実施例の保護回路の断面図で
ある。
ある。
第３図、第４図に示した第１および第２の実施例では、
保護回路を構成するデバイスにＭＯＳＦＥＴを用いたが
１本実施例では接合形のＦＥＴを用いたことに特徴があ
る。Ｐ形シリコン基板３０１に高ａ度Ｎ形領域３０２、
表面保護用および素子分離用のシリコン酸化膜３０４、
低濃度Ｐ影領域５０３、接続用高濃度Ｎ影領域５１２、
Ｐ形ソース、ドレイン領域５０５，５０６を形成して電
極５１１が設けである。
保護回路を構成するデバイスにＭＯＳＦＥＴを用いたが
１本実施例では接合形のＦＥＴを用いたことに特徴があ
る。Ｐ形シリコン基板３０１に高ａ度Ｎ形領域３０２、
表面保護用および素子分離用のシリコン酸化膜３０４、
低濃度Ｐ影領域５０３、接続用高濃度Ｎ影領域５１２、
Ｐ形ソース、ドレイン領域５０５，５０６を形成して電
極５１１が設けである。
第３図、第４図の実施例と比較して、本実施例は、ゲー
ト電極を有しないのが特徴である。この構造は、バイポ
ーラ集積回路において抵抗を製作する工程によって形成
可能であり、保護回路作製のために、隻積回路の製作工
程が増加することがない。
ト電極を有しないのが特徴である。この構造は、バイポ
ーラ集積回路において抵抗を製作する工程によって形成
可能であり、保護回路作製のために、隻積回路の製作工
程が増加することがない。
すなわち、接合形のＦＥＴを用いると、ＭＯＳＦＥＴを
用いた場合に比べて製作が簡単になる長所がある。この
保護回路では高濃度Ｎ影領域５１２によって接合形ＦＥ
Ｔを取り囲み、Ｐ影領域５０５゜５０６が高濃度Ｎ影領
域３０２に対して順方向になって低濃度Ｐ影領域５０３
にキャリアが注入されても基板３０１へは、流出しない
構造になっている点にも特徴がある。
用いた場合に比べて製作が簡単になる長所がある。この
保護回路では高濃度Ｎ影領域５１２によって接合形ＦＥ
Ｔを取り囲み、Ｐ影領域５０５゜５０６が高濃度Ｎ影領
域３０２に対して順方向になって低濃度Ｐ影領域５０３
にキャリアが注入されても基板３０１へは、流出しない
構造になっている点にも特徴がある。
第６図は、本発明の第４の実施例の保護回路の断面図で
ある。
ある。
第５図では、接合形ＦＥＴの高濃度Ｐ形ソース、ドレイ
ン領域５０５，５０６を高濃度Ｎ影領域５１２で取り囲
んだが５本実施例では、その間に高濃度Ｐ影領域５１３
．５１４を設け、高濃度Ｐ影領域５０５．５０６がＮ影
領域３０２に対して順方向に電圧が印加されたときに、
Ｐ影領域５１３．５１４によって注入されたキャリアを
吸収する点に特徴がある。このためには、Ｐ影領域５１
３．５１４はＮ影領域３０２と同電位になるように接続
することが望ましい。
ン領域５０５，５０６を高濃度Ｎ影領域５１２で取り囲
んだが５本実施例では、その間に高濃度Ｐ影領域５１３
．５１４を設け、高濃度Ｐ影領域５０５．５０６がＮ影
領域３０２に対して順方向に電圧が印加されたときに、
Ｐ影領域５１３．５１４によって注入されたキャリアを
吸収する点に特徴がある。このためには、Ｐ影領域５１
３．５１４はＮ影領域３０２と同電位になるように接続
することが望ましい。
第５図、第６図では、第４図に示すように、高濃度Ｐ影
領域３０５．３０６の下に低濃度Ｐ影領域４０７．４０
８を形成することは省略されているが、第４図と同様に
形成して降服電圧を制御できることは言うまでもない６ 第７図は、本発明による保護回路の他の実施例の等価回
路図である。第１図ではＭＯＳＦＥＴのみを保護回路と
して用いたが、入力端子にさらに大きい電圧が印加され
ると、この保護回路が破損することがある。これを防止
するために本実施例ではＭＯＳＦＥＴのソース端子に抵
抗６を接続したことを特徴とする。この抵抗６の抵抗値
は５０オームから２００オ一ム程度が遅延時間の増加を
防ぐうえで、また、保護回路の破損を防ぐうえで、好適
であった。
領域３０５．３０６の下に低濃度Ｐ影領域４０７．４０
８を形成することは省略されているが、第４図と同様に
形成して降服電圧を制御できることは言うまでもない６ 第７図は、本発明による保護回路の他の実施例の等価回
路図である。第１図ではＭＯＳＦＥＴのみを保護回路と
して用いたが、入力端子にさらに大きい電圧が印加され
ると、この保護回路が破損することがある。これを防止
するために本実施例ではＭＯＳＦＥＴのソース端子に抵
抗６を接続したことを特徴とする。この抵抗６の抵抗値
は５０オームから２００オ一ム程度が遅延時間の増加を
防ぐうえで、また、保護回路の破損を防ぐうえで、好適
であった。
なお、本発明による保護回路を２個直列接続して用いる
こと、また、従来の保護回路と直列接続して用いること
により、さらに保護回路としての効果が上がることは言
うまでもない。ただしこのときには、従来の保護回路の
時定数は十分小さく選ぶことが望ましい。
こと、また、従来の保護回路と直列接続して用いること
により、さらに保護回路としての効果が上がることは言
うまでもない。ただしこのときには、従来の保護回路の
時定数は十分小さく選ぶことが望ましい。
また、以上の実施例では、入力信号端子の保護回路につ
いて述へたが、抵抗を適当に設計すれば電源端子などに
も用い得ること、また、Ｐ形ＭＯ５ＦＥＴ、Ｐ形接合形
Ｆ Ｅ Ｔ １．−１＋ｆｉらずＮ形ＭＯ３ＦＥＴ、Ｎ
形接合形ＦＥＴを用いても同様の効果を発揮できること
、さらに、デバイスの底部に形成する高濃度不純物層の
形成には、良く知られたバイポーラＬＳＩで用いられる
熱拡散法あるいはイオン打込み法の代わりに、高エネル
ギーのイオン打込み法によって形成すれば、より簡単に
、がつ廉価に形成できる。
いて述へたが、抵抗を適当に設計すれば電源端子などに
も用い得ること、また、Ｐ形ＭＯ５ＦＥＴ、Ｐ形接合形
Ｆ Ｅ Ｔ １．−１＋ｆｉらずＮ形ＭＯ３ＦＥＴ、Ｎ
形接合形ＦＥＴを用いても同様の効果を発揮できること
、さらに、デバイスの底部に形成する高濃度不純物層の
形成には、良く知られたバイポーラＬＳＩで用いられる
熱拡散法あるいはイオン打込み法の代わりに、高エネル
ギーのイオン打込み法によって形成すれば、より簡単に
、がつ廉価に形成できる。
以上説明したように、本発明によれば、集積回路の外部
端子に過大な電圧が加わっても集積回路の内部回路には
伝達されず、回路の破損や特性の変化を防止することが
でき、通常の電圧が印加されたときにはこの保護回路は
十分低い抵抗値を有するので時定数は小さく、この保護
回路による遅延時間は低減される効果がある。また、保
護回路を構成するデバイスの底部に電源もしくは接地端
子に接続された高濃度不純物層を有することにより、基
板に少数キャリアが注入されるのが防止でき、ラッチア
ップ等の寄生効果を防止できる効果がある。
端子に過大な電圧が加わっても集積回路の内部回路には
伝達されず、回路の破損や特性の変化を防止することが
でき、通常の電圧が印加されたときにはこの保護回路は
十分低い抵抗値を有するので時定数は小さく、この保護
回路による遅延時間は低減される効果がある。また、保
護回路を構成するデバイスの底部に電源もしくは接地端
子に接続された高濃度不純物層を有することにより、基
板に少数キャリアが注入されるのが防止でき、ラッチア
ップ等の寄生効果を防止できる効果がある。
第１図は本発明の一実施例の保護回路の等価回路図、第
２図は第１図の保護回路の入力電圧と出力電圧との関係
を示す図、第３図〜第６図はそれぞれ本発明の第１〜第
４の保護回路を集積回路に組み込んだときの保護回路の
断面図、第７図は本発明の別の実施例の保護回路の等価
回路図である。 １・・・入力端子 ２・・・ゲート端子３・・
・出力端子 ４・・・ダイオード ５・・・ＭＯＳＦＥＴ ３０１・・・Ｐ形シリコン基板 ３０２・・・高濃度Ｎ影領域 ３０３・・・低濃度Ｎ影領域 ３０４・・・表面保護シリコン酸化膜 ３０５．３０６，５０５，５０６・・・高濃度Ｐ形ソー
ス、ドレイン領域 ３０７．３０８・・・低濃度Ｐ形ソース、ドレイン領域
３０９・・ゲート酸化膜 ３１０・・・ゲート電極 ３１１、５１１・・・電極 ３１２．５１２・・・高濃度Ｎ影領域 ４０７．４０８・・・低濃度Ｐ影領域 ５０３・・・低濃度Ｐ影領域
２図は第１図の保護回路の入力電圧と出力電圧との関係
を示す図、第３図〜第６図はそれぞれ本発明の第１〜第
４の保護回路を集積回路に組み込んだときの保護回路の
断面図、第７図は本発明の別の実施例の保護回路の等価
回路図である。 １・・・入力端子 ２・・・ゲート端子３・・
・出力端子 ４・・・ダイオード ５・・・ＭＯＳＦＥＴ ３０１・・・Ｐ形シリコン基板 ３０２・・・高濃度Ｎ影領域 ３０３・・・低濃度Ｎ影領域 ３０４・・・表面保護シリコン酸化膜 ３０５．３０６，５０５，５０６・・・高濃度Ｐ形ソー
ス、ドレイン領域 ３０７．３０８・・・低濃度Ｐ形ソース、ドレイン領域
３０９・・ゲート酸化膜 ３１０・・・ゲート電極 ３１１、５１１・・・電極 ３１２．５１２・・・高濃度Ｎ影領域 ４０７．４０８・・・低濃度Ｐ影領域 ５０３・・・低濃度Ｐ影領域
Claims (1)
- 【特許請求の範囲】 １、集積回路の外部端子と集積回路の内部回路との間に
設けた半導体集積回路の保護回路において、上記外部端
子に加えられた電位によって抵抗値が変化するデバイス
が当該保護回路の入力端子と出力端子との間に設けてあ
り、上記入力端子に所定の範囲を有する電圧が加えられ
ているときには当該デバイスを通して上記外部端子と上
記内部回路とが電気的に接続され、所定の電圧以外の電
圧が加えられたときには上記外部端子と上記内部回路と
が電気的に遮断され、かつ上記デバイスの底部には電源
もしくは接地端子に接続された高濃度不純物層を有する
ことを特徴とする半導体集積回路の保護回路。 ２、上記デバイスがゲート電極を有し、かつ該ゲート電
極は電源もしくは接地端子に接続されていることを特徴
とする特許請求の範囲第１項記載の半導体集積回路の保
護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12213086A JPS62279675A (ja) | 1986-05-29 | 1986-05-29 | 半導体集積回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12213086A JPS62279675A (ja) | 1986-05-29 | 1986-05-29 | 半導体集積回路の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279675A true JPS62279675A (ja) | 1987-12-04 |
Family
ID=14828357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12213086A Pending JPS62279675A (ja) | 1986-05-29 | 1986-05-29 | 半導体集積回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279675A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127832A (ja) * | 1990-02-06 | 1992-04-28 | Internatl Business Mach Corp <Ibm> | 回線保護回路 |
| JPH05267658A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | Ｃｍｏｓ半導体集積回路 |
| JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
-
1986
- 1986-05-29 JP JP12213086A patent/JPS62279675A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127832A (ja) * | 1990-02-06 | 1992-04-28 | Internatl Business Mach Corp <Ibm> | 回線保護回路 |
| JPH05267658A (ja) * | 1992-02-19 | 1993-10-15 | Nec Corp | Ｃｍｏｓ半導体集積回路 |
| JP2009238936A (ja) * | 2008-03-26 | 2009-10-15 | Nec Electronics Corp | 半導体装置及びその製造方法 |
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