JPS59224164A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は、半導体集積回路技術さもＫは電子回路装置に
適用して特に有効な技術に関するもので。

たとえば、集積回路装置の入力部ＭＯ８ＦＥＴゲートの
静電破壊防止に利用し・℃有効な技術に関するものであ
る。

〔背景技術〕

本発明者が検討したところによると、半導体集積回路装
置、特にＭＯＳタイプの半導体集積回路装置は、外部か
ら印加される静電気によって破壊されやすい。そこで、
第１図に示すよう・に、入力パッド部Ｐと内部入力回路
２０との間に抵抗Ｒを直列に介在させるとともに、電圧
クランプ用のＭＯ８ＦＥＴＱＩを並列に挿入して保護回
路を形成することが提案されて（・る。抵抗Ｒは例えば
拡散層によって形成される。また、クランプ用ＭＯ８Ｆ
ＥＴＱＩは１通常の信号レベルよりも高い電圧で導通化
するようにその動作しきい値が設定されている。

しかし、本発明者が明らかにしたところによると、上述
した回路だけでは、静電気による破壊を防止するには不
充分な場合があることがわかった。

例えば、高エネルギーの静電気が印加された場合に上記
クランプ用ＭＯ８ＦＥＴＱＩだけでは十分にクランプし
きれない場合がある。

そこで、第２図に示すように、入力パッド部Ｐに近い側
に寄生ＭＯ８Ｑ２を形成し、この寄生ＭＯ８Ｑ２を利用
し又入力バッド部Ｐに印加された高圧静電気を逃がすよ
うにした破壊防止回路が提案されている。この場合、寄
生ＭＯＳ　Ｑ　２のドレインＤとゲートＧは拡散層など
からなる抵抗Ｒに共通接続される。また、ソースＳの電
位Ｖｓは接地電位あるいは電源電位に固定される。

この寄生ＭＯＳ　Ｑ　２は、第３図にその平面レイアウ
ト状態の概略を、また第４図にその断面状態を抽象化し
て示すように、２つの拡散層Ｎ＋、Ｎ”の間のフィール
ド酸化膜（ＬＯＣＯ８）１２および絶縁膜１４の上に金
属電極１例えばアルミニウム電極Ｍを設けたときに、そ
の酸化膜１２の下でチャンネルが形成されることにより
生じる。

この場合、一方の拡散層丈がドレインＤを。

他方の拡散層Ｎ＋がソースＳをそれぞれ形成する。

また、アルミニウム電極Ｍゆ二ゲートＧを形成する。

この寄生ＭＯ８Ｑ２のしきい値電圧は、正規に形成され
たＭＯＳに比べると、相当に高い。従って、入カバノド
部Ｐに入力信号レベルよりも高い電圧が印加されたとき
に、その寄生ＭＯＳ　Ｑ　２を導通化させて内部入力回
路２０などの破壊を防止することができる。

なお、第４図にお℃・て、１０は半導体基板を示す。こ
の半導体基板１０の周囲に沿った部分には　　　　□拡
散層からなるガードリング１６が形成されている。半導
体基板１０は、そのガードリング１．６に沿った切断線
Ｘにて裁断される。

ところで、本発明者が検討したところによると、上述し
た回路では、第３図からも察せられるように、上記寄生
ＭＯ８Ｑ２が入力バッド部Ｐの回りにて比較的大きな面
積を占有することが明らかとなった。このため、入力パ
ッド部Ｐの周辺におけるレイアウトが困難になり、上記
寄生ＭＯＳ　Ｑ　２に十分なレイアウト面積を割当てる
ことができなくなってしまう。このようにレイアウト面
積が制約された寄生ＭＯ８Ｑ２では、高電圧が入力バッ
ド部Ｐに印加されても、これを十分に一降圧することが
できな（なる。すなわち、静電破壊防止回路としての機
能が低下してしまう。

〔発明の目的〕

この発明は、以上のような問題を鑑みてなされたもので
、その目的とするところは、入力バッド部回りのレイア
ウトを困難にすることなく、該入力バッド部に近接して
設けられる静電破壊防止用θ寄生ＭＯ８に十分なレイア
ウト面積を与えることができるようにし、これＫより静
電破壊防止の機能を確実忙得ることができ、また半導体
基板の限られたレイアクト面積を有効に活用できるよう
にした静電破壊防止回路を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、半導体集積回路装置の入力パッド部から印加
される静電気による破壊を防止する回路において、上記
人力バッド部と内部入力回路との間に直列に介在する抵
抗を設けるとともに、半導体集積回路装置の半導体基板
の周囲に沿って設けたガードリングと上記パッド部との
間に寄生ＭＯ８を形成し、この寄生ＭＯ８のドレインを
上記パッド部に接続し、またそのソースを上記ガードリ
ングに接続し、上記パッド部に高電位が印加されたとき
に上記寄生ＭＯ８を導通化させて内部入力回路の破壊を
防止するようにし、これにより入力パッド部回りのレイ
アウトを困難にすることなく、該入力パッド部に近接し
て設けられる静電破壊防止用の寄生ＭＯ８に十分なレイ
アウト面積を与えることかできるようにし、これにより
静電破壊防止の機能を確実に得ることができ、また半導
体基板の限られたレイアウト面積を有効に活用できるよ
うにするという目的を達成するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお１図面にお〜・て同一あるいは相当する部分は同一
符号で示す。

第５図はこの発明による静電破壊防止回路の一実施例を
示す。また、第６図はその平面レイアウト状態の概略を
示す。さらに第７図はその断面状態を抽象化して示す。

先ず、第５．６．７図に示す回路は、半導体集積回路装
置の入力バッド部Ｐから印加される静電気による破壊か
ら内部入力回路２０を保護する回路を構成するものであ
る。内部入力回路２０はＭＯＳＦＥＴにより構成されて
いる。さらにその内部の回路はＦ−ＭＯＳあるいはＮ−
ＭＯＳなどのＤＲＡＭ（ｄｙｎａｍｉｃ　ＲＡＭ）を構
成している。

上記入力バッド部Ｐと内部入力回路２０との間には抵抗
Ｒが直列に介在する。この抵抗Ｒは拡散層Ｎ＋に７より
形成されている。抵抗Ｒの内部入力回路２０側には電圧
クランプ用ＭＯ８ＦＥＴＱＩが並列に挿入されている。

このクランプ用ＭＯ８ＦＥＴＱ１は正規のＭＯＳＦＥＴ
として形成されたものである。そのドレインは内部入力
回路２０と抵抗Ｒの中間に接続されている。また、その
ゲートは、ソースとともに、接地電位に接続されて（・
る。そして、そのドレイン電位すなわち内部入力回路２
００Å力電位が通常の信号レベルよりも高電位になると
、導通化してその入力電位をクランプするように動作す
る。ただし、このクランプ用ＭＯ８ＦＥＴＱＩだげによ
っては、前述したように、十分な破壊防止効果を期待す
ることはできない。十分な破壊防止効果は、後述する寄
生ＭＯ８Ｑ３によって得られるようになっている。

静電破壊防止のための寄生ＭＯ８Ｑ３は、第６゜７図に
示すように、半導体集積回路装置の半導体基板１０の周
囲に沿って設けたガードリング１６と上記パッド部Ｐと
の間に形成される。ガードリング１６は、半導体基板１
０の内部がナトリウムなどの不純物イオンの浸透により
汚染されるのを防止するためのものである。このガード
リング１６は該半導体基板１０の縁部を囲って設けられ
る。

このガードリング１６は、実施例では、Ｎ拡散層炉によ
り形成される。この拡散層Ｎ＋を利用して寄生ＭＯ８Ｑ
３を形成するのである。この寄生ＭＯＳ　Ｑ　３のドレ
インＤは、ゲートＧとともに。

上記パッド部Ｐに接続される。また、そのソースＳは上
記ガードリング１６に接続される。そして、上記パッド
部Ｐに高電位が印加されたときに上記寄生ＭＯ８Ｑ３を
導通化させて内部入力回路２０の破壊を防止する。

さらに具体的に説明すると、上記寄生ＭＯ８Ｑ３は、上
記パッド部Ｐと上記ガードリング１６の間に形成された
Ｎ拡散層！をドレインＤとする。

このＮ拡散層Ｎ＋は上記抵抗Ｒを形成するものである。

すなわち、抵抗Ｒと寄生ＭＯＳ　Ｑ　３のドレインＤと
が同じ拡散層絣によって構成されている。

また、上記寄生ＭＯＳ　Ｑ　３は、上記ガードリング１
６を構成するＮ拡散層Ｎ＋をソースＳとする。

つまり、ガードリング１６と寄生ＭＯ８Ｑ３のソースＳ
とが同じ拡散層虻で形成されている。これにより、寄生
ＭＯＳ　Ｑ　３のソースＳの電位Ｖｓは、ガードリング
１６と同じ電位に固定される。

ガードリング１６は、通常は基板１．０と同電位におか
れる。

さらに、上記パッド部Ｐと上記ガードリング１６との間
のフィールド酸化膜層（ＬＯＣＯ８）１２オヨヒ絶縁膜
１４の上に金属電極すなわちここではアルミニウム電極
Ｍが設けられている。このアルミニウム電極Ｍが上記寄
生ＭＯＳ　Ｑ　３のゲートＧとなる。このグー）Ｇをな
すアルミ仁つム電極Ｍの一部は、上記入力パッド部Ｐ側
に接続されている。

なお、Ｘは半導体基板１０の切断線を示す。上記ガード
リンク１６は、その切断線Ｘに沿って形成され、基板１
０の内部を汚染から保護するようになっている。

さて１以上のように構成された静電破壊保護回路では、
パッド部Ｐに印加された高電位を降下させるための寄生
ＭＯ８Ｑ３が、該パッド部Ｐとガードリンク１６との間
のスペースを利用して形成されている。このとき注目す
べきことは、そのバット部Ｐとガードリング１６間のス
ペースが、回路を形成するためには通常利用されていな
かったところである。従って、上記寄生ＭＯＳ　Ｑ　３
はそのスペースをたっぷりと使うことにより、静電破壊
防止の効果を得るのに十分な面積を占有することができ
る。これにより、静電破壊防止の効果を確実に得ること
ができるようになる。また、限られた基板の面積が有効
に活用されるとともに、パッド部Ｐの回り、特にそのパ
ッド部Ｐの内側のレイアウトが非常に行ないやすくもな
る。

〔効果〕 以上のように、この発明による静電破壊防止回路では、
パッド部回りのレイアウトを困難にすることなく、該入
力パッド部に近接して設けられる静電破壊防止用の寄生
ＭＯ８Ｋ十分なレイアウト面積を与えることができ、こ
れにより静電破壊防止の機能を確実に得ることができ、
また半導体基板の限られたレイアウト面積を有効に活用
することができる。

以上本発明者によってなされた発明を実施例圧もとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではな（、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記クラン
プ用ＭＯ８ＦＥＴＱＩは省略することもできる。また、
上記抵抗は寄生ＭＯ８のドレインを形成する拡散層と別
にしてもよい。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯＳ−ＤＲＡＭに
ついて説明したが、それに限定されるものではなく、例
えば、Ｓ　−ＲＡＭ（ｓｔａｔｉｃＲＡＭ）あるいはＭ
ＯＳタイプ以外の静電破壊対策が必要な半導体集積回路
装置などにも適用できる。

【図面の簡単な説明】

第１図はこの発明以外の静電破壊防止回路の一例を示す
回路図である。 第２図はこの発明以外の静電破壊防止回路の別の例を示
す回路図である。 第３図は第２図の回路の平面レイアウト状態の概略を示
す図である。 第４図は第２図の回路の一部の断面状態を抽象化して示
す図である。 第５図はこの発明による静電破壊防止回路の一実施例を
示す回路図である。 第６図は第５図の回路の平面レイアウト状態の概略を示
す図である。 第７図は第５図の回路の一部の断面状態を抽象化して示
す図である。 １０・・・半導体基板、１２・・・フィールド酸化膜層
、１４・・・絶縁膜、Ｍ・・・金属電極（アルミニウム
電極）、１６・・・ガードリング、Ｘ・・・切断線、２
０・・・内部入力回路、Ｐ・・・入力パッド部、Ｒ・・
・抵抗、Ｑｌ・・・クランプ用ＭＯ８ＦＥＴ、Ｑ２　、
Ｑ３・・・寄生ＭＯ８゜Ｇ・・・ゲート、Ｄ・・・ドレ
イン、Ｓ・・・ソース、Ｎ＋　・・・拡散層。 代理人　弁理士　　高　橋　明　夫 第　　１　　図 第　　２　　図 第　　３　　図 第　　５　　図 ５ 第　　６　　図 第　　７　図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路装置の入力パッド部から印加される
   静電気による破壊を防止する回路において、上記人力パ
   ッド部と内部入力回路との間に直列に介在する抵抗を設
   けるとともに、半導体集積回路装置の半導体基板の周囲
   に沿って設けたガードリングと上記パッド部との間に寄
   生ＭＯ８を形成し、この寄生ＭＯ８のドレインを上記パ
   ッド部に接続し、またそのソースを上記ガードリングに
   接続し、上記パッド部に高電位が印加されたときに上記
   寄生ＭＯ８を導通化させて内部入力回路の破壊を防止す
   るよ５Ｋｔ、たことを特徴とする静電破壊防止回路。 ′２、特許請求の範囲１の回路において、上記パッド部
   と上記ガードリングの間に形′成された拡散層をドレイ
   ン、上記ガードリングを構成する拡散層をソースとし、
   さらに上記パッド部と上記ガードリングとの間のフィー
   ルド酸化膜層の上に上記寄生ＭＯ８のゲートとして設け
   られた金属電極を上記パッド部側に接続したことを特徴
   とする静電破壊防止回路。 ３、特許請求の範囲１または２０回路において。 上記抵抗が拡散層抵抗によって形成されるとともに、こ
   の抵抗を形成する拡散層が上記寄生ＭＯ８のドレインを
   形成することを特徴とする静電破壊防止回路。