JPS60246665A - 入力保護装置 - Google Patents
入力保護装置Info
- Publication number
- JPS60246665A JPS60246665A JP59102865A JP10286584A JPS60246665A JP S60246665 A JPS60246665 A JP S60246665A JP 59102865 A JP59102865 A JP 59102865A JP 10286584 A JP10286584 A JP 10286584A JP S60246665 A JPS60246665 A JP S60246665A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- diffusion region
- transistor
- protective
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D44/00—Charge transfer devices
- H10D44/40—Charge-coupled devices [CCD]
- H10D44/45—Charge-coupled devices [CCD] having field effect produced by insulated gate electrodes
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は、MIS集積回路装置の入力保護装置に関する
。
。
(従来技術)
絶縁ゲート型電界効果トランジスタ(以下、MIS)ラ
ンジスタという。ノからなる、1〜4IS集積回路装置
において、入力保護装置は、瞬間的なサージ電圧が入力
トランジスタのゲートに印加されることを防止するため
に用いられている。
ンジスタという。ノからなる、1〜4IS集積回路装置
において、入力保護装置は、瞬間的なサージ電圧が入力
トランジスタのゲートに印加されることを防止するため
に用いられている。
第1図は従来の入力保護装置の一例の回路図、第2図は
その構成を示す平面図である。
その構成を示す平面図である。
入力端子1と入力NチャネルMISトランジスタ(以下
、入力トランジスタという。)3間に接続された入力保
護抵抗4と、この入力保護抵抗4の一部にドレインがソ
ースとゲートが接地端にそれぞれ接続された入力保護N
チャネルMIS)う/ジスタ(以下保護トランジスタと
いう。)2とからなっている。すなわち、入力端子1に
印加された高いサージ電圧を入力保護抵抗で減衰させる
と共に入力保護トランジスタ2により短絡吸収するもの
である。
、入力トランジスタという。)3間に接続された入力保
護抵抗4と、この入力保護抵抗4の一部にドレインがソ
ースとゲートが接地端にそれぞれ接続された入力保護N
チャネルMIS)う/ジスタ(以下保護トランジスタと
いう。)2とからなっている。すなわち、入力端子1に
印加された高いサージ電圧を入力保護抵抗で減衰させる
と共に入力保護トランジスタ2により短絡吸収するもの
である。
ところで、この従来例の入力保護装置は第2図に示すよ
うに、入力保護トランジスタ2のドレイン拡散領域12
は開口部16を介して多結晶7リコン層からなる保護抵
抗4と接続され、ソース拡散領域11及びゲート電極1
3は開口部17を介してAl配線からなる接地線14に
それぞれ接続され、更に保護抵抗4は開口部18を介し
てAl配線からなる入力ゲートへの配線15と接続され
る構成となっている。
うに、入力保護トランジスタ2のドレイン拡散領域12
は開口部16を介して多結晶7リコン層からなる保護抵
抗4と接続され、ソース拡散領域11及びゲート電極1
3は開口部17を介してAl配線からなる接地線14に
それぞれ接続され、更に保護抵抗4は開口部18を介し
てAl配線からなる入力ゲートへの配線15と接続され
る構成となっている。
かかる保護トランジスタの構造では、入力として高いサ
ージ電圧が印加された場合、パターンの一部、特に保護
トランジスタを取り囲んでいるロコス(LOCO8)法
によシ形成された厚いフィールド酸化膜19の欠陥部(
第2図中で点線で描いた円で示す。)20に電流が集中
して流れ、保1トランジスタ2が破壊されてしまい、規
格で保障されているサージ電圧に対して、十分に満足で
きない場合があるという欠点があった。
ージ電圧が印加された場合、パターンの一部、特に保護
トランジスタを取り囲んでいるロコス(LOCO8)法
によシ形成された厚いフィールド酸化膜19の欠陥部(
第2図中で点線で描いた円で示す。)20に電流が集中
して流れ、保1トランジスタ2が破壊されてしまい、規
格で保障されているサージ電圧に対して、十分に満足で
きない場合があるという欠点があった。
(発明の目的)
本発明の目的は、上記欠点を除去することKより、耐サ
ージ電圧規格を十分に満足させることのできるMIS集
積回路装置の入力保護装置を袂供することにある。
ージ電圧規格を十分に満足させることのできるMIS集
積回路装置の入力保護装置を袂供することにある。
(発明の構成)
本発明の入力保護装置は、入力端子と入力MISトラン
ジスタのゲート間に接続された第1の抵抗と、ドレイン
(又はソース)が前記第1の抵抗の1部分にソース(又
はドレイン)が接地端にゲートが第2の抵抗を介して接
地端にそれぞれ接続された保護MISトランジスタから
なる入力保護装置であって、前記第1.第2の抵抗は多
結晶7リコン層からなpかつ前記第1の抵抗は前記保護
MISトランジスタのドレイン(又はソース)拡散領域
の少くとも一部と重なるよう絶縁層を介してその上に形
成され、該ドレイン(又はソース)拡散領域と前記第1
の抵抗の接続は該ドレイン(又はソース)拡散領域を囲
む厚い絶縁膜から離れてその内側でかつ該ドレイン(又
はソース)拡散領域とは反対導電型の不純物拡散領域上
に設けられた少くとも1個の開口部を介して行なわれ、
前記保護MISトランジスタのゲート電極のうち前記開
口部に近い中央部はチャネル長を短く形成されたことか
ら構成される。
ジスタのゲート間に接続された第1の抵抗と、ドレイン
(又はソース)が前記第1の抵抗の1部分にソース(又
はドレイン)が接地端にゲートが第2の抵抗を介して接
地端にそれぞれ接続された保護MISトランジスタから
なる入力保護装置であって、前記第1.第2の抵抗は多
結晶7リコン層からなpかつ前記第1の抵抗は前記保護
MISトランジスタのドレイン(又はソース)拡散領域
の少くとも一部と重なるよう絶縁層を介してその上に形
成され、該ドレイン(又はソース)拡散領域と前記第1
の抵抗の接続は該ドレイン(又はソース)拡散領域を囲
む厚い絶縁膜から離れてその内側でかつ該ドレイン(又
はソース)拡散領域とは反対導電型の不純物拡散領域上
に設けられた少くとも1個の開口部を介して行なわれ、
前記保護MISトランジスタのゲート電極のうち前記開
口部に近い中央部はチャネル長を短く形成されたことか
ら構成される。
(実施例)
以下、本発明の実施例について図面を参照して説明する
。
。
第3図は本発明の一実施例の回路図、第4図はその構成
を示す平面図である。
を示す平面図である。
本実施例は、入力端子1とNチャネルMISトランジス
タからなる入力トランジスタ3のゲート間に接続された
係挿抵抗4′と、ドレインが保護抵抗4′の1部分にノ
ースが接地端にゲートが、ゲート挿入抵抗5を介して接
地端にそれぞれ接続されたNチャネルMIS)ランジス
タからなる保護トランジスタ/からなる入力保護装置で
あって、保護抵抗4′、ゲート挿入抵抗5は多結晶シリ
コン層からなりかつ保護抵抗4′は保護トランジスタ2
のドレイン拡散領域12′の少くとも一部と重なるよう
絶縁層を介してその上に形成され、このドレイン拡散領
域12′と保護抵抗4′の接続はこのドレイン拡散領域
12′ヲ囲む厚い絶縁膜としてのフィールド酸化膜19
′から離れてその内側でかつこのドレイン拡散領域12
′とは反対導電型の不純物拡散領域21上に設けられた
1個の開口部16′を介して行なわれ、保護トランジス
タ2のゲート電極1了のうち開口部16′に近い中央部
はチャネル長を短く形成され、ソース拡散領域11′は
6個の開口部17′を介してAl配線からなる接地配線
14′に、保d抵抗4′は2個の開口部18′ヲ介して
Al配線からなるゲートへの配線15′にそれぞれ接続
されることから構成される。
タからなる入力トランジスタ3のゲート間に接続された
係挿抵抗4′と、ドレインが保護抵抗4′の1部分にノ
ースが接地端にゲートが、ゲート挿入抵抗5を介して接
地端にそれぞれ接続されたNチャネルMIS)ランジス
タからなる保護トランジスタ/からなる入力保護装置で
あって、保護抵抗4′、ゲート挿入抵抗5は多結晶シリ
コン層からなりかつ保護抵抗4′は保護トランジスタ2
のドレイン拡散領域12′の少くとも一部と重なるよう
絶縁層を介してその上に形成され、このドレイン拡散領
域12′と保護抵抗4′の接続はこのドレイン拡散領域
12′ヲ囲む厚い絶縁膜としてのフィールド酸化膜19
′から離れてその内側でかつこのドレイン拡散領域12
′とは反対導電型の不純物拡散領域21上に設けられた
1個の開口部16′を介して行なわれ、保護トランジス
タ2のゲート電極1了のうち開口部16′に近い中央部
はチャネル長を短く形成され、ソース拡散領域11′は
6個の開口部17′を介してAl配線からなる接地配線
14′に、保d抵抗4′は2個の開口部18′ヲ介して
Al配線からなるゲートへの配線15′にそれぞれ接続
されることから構成される。
すなわち、本実施例においては、次の各項に亘る対策に
より十分な対サージ電圧効果を挙げている。
より十分な対サージ電圧効果を挙げている。
(1) 保護トランジスタグのドレイン拡散領域12′
と保詳抵抗4′を接続するだめの多結晶シリコンの開口
部16′が、従来はドレイン拡散領域全長に亘って設け
られていたのを、フィルド酸化膜19′から離れて内側
の中央部分に比較的小さく開口することにより、電流が
フィールド酸化嗅欠陥部部に集中するのを防いでいるこ
と。
と保詳抵抗4′を接続するだめの多結晶シリコンの開口
部16′が、従来はドレイン拡散領域全長に亘って設け
られていたのを、フィルド酸化膜19′から離れて内側
の中央部分に比較的小さく開口することにより、電流が
フィールド酸化嗅欠陥部部に集中するのを防いでいるこ
と。
(11) 保護トランジスタ2のゲート電極13′は多
結晶シリコンからなるゲート挿入抵抗5を介して接地端
に接続し、サージ電圧が入力された場合にゲート電位が
浮き上り易くし、容易に保護トランジスタ/がオンして
サージ電圧を接地端に逃がすようにしていること。
結晶シリコンからなるゲート挿入抵抗5を介して接地端
に接続し、サージ電圧が入力された場合にゲート電位が
浮き上り易くし、容易に保護トランジスタ/がオンして
サージ電圧を接地端に逃がすようにしていること。
+iiD 保護トランジスタ2の多結晶シリコ/からな
るゲート電極13′は、多結晶シリコンの開口部16′
に近い中央部を台形状に削り、保護トランジスタフのオ
ン抵抗を減少させ、電流が保護トランジスタ2の中央部
に集中して流れるように工夫さ0v)ffllトランジ
スタ/のドレイン領域12′の保護抵抗4′との接続部
となる領域に反対導電型の不純物領域21を設けること
により、ドレイン拡散領域と多結晶7リコンとの接合部
の耐圧を下げていること。
るゲート電極13′は、多結晶シリコンの開口部16′
に近い中央部を台形状に削り、保護トランジスタフのオ
ン抵抗を減少させ、電流が保護トランジスタ2の中央部
に集中して流れるように工夫さ0v)ffllトランジ
スタ/のドレイン領域12′の保護抵抗4′との接続部
となる領域に反対導電型の不純物領域21を設けること
により、ドレイン拡散領域と多結晶7リコンとの接合部
の耐圧を下げていること。
実際に、本実施例を用いたMIS集積回路装宜において
は、250V以上の高いサージ電圧に対しても十分に保
論効果のあることが確認された。
は、250V以上の高いサージ電圧に対しても十分に保
論効果のあることが確認された。
なお、以上の説明はNチャネルMISトランジスタを用
いて行なったけれども、PチャネルMISトランジスタ
の場合には、上記説明において、ドレインリソース、ソ
ース→ドレインと読み替えることにより同様に適用でき
る。
いて行なったけれども、PチャネルMISトランジスタ
の場合には、上記説明において、ドレインリソース、ソ
ース→ドレインと読み替えることにより同様に適用でき
る。
また、上記実施例においては、開口部16′を1個とし
たが、これは本発明の趣旨に適合する範囲内において、
複数個に分割することができる。
たが、これは本発明の趣旨に適合する範囲内において、
複数個に分割することができる。
(発明の効果)
以上、詳細説明したとおり、本発明によれば、上記の構
成により、ロコス法によp形成された厚いフィールド酸
化膜の欠陥部に集中して流れるサージ電流を防電できる
ので、窩い耐サージ電圧規格を十分に満足するところの
MIS集積回路装置の入力保護装置が得られる。
成により、ロコス法によp形成された厚いフィールド酸
化膜の欠陥部に集中して流れるサージ電流を防電できる
ので、窩い耐サージ電圧規格を十分に満足するところの
MIS集積回路装置の入力保護装置が得られる。
第1図は従来の入力保護装置の一例の回路図、第2図は
その構成を示す平面図、第3図は本発明の一実施例の回
路図、第4図はその構成を示す平面図である。 1・・・・入力端子、2,2′ ・・・保護トランジス
タ、3・・・・・・入力トランジスタ、4.4’・・・
・・・保護抵抗、5・・・・・ゲート挿入抵抗、11.
11′ ・ソース拡散領域、12 、12’・・・・・
ドレイン拡散領域、13.13’・・・・・・ゲートN
極、14.14’ ・・・・接地配線、15゜15′・
・・・・・入力ゲートへの配線、16.16’、17゜
17’ 、18.18’・・・・・開口部、19.19
’ ・・・フィールド酸化膜、20・・・・・・フィー
ルド酸化膜欠陥部、21・・・・・反対111j型の不
純物拡散領域。 代理人 弁理士 内 原 音 ゛ 第1図 12 76 4 第2区
その構成を示す平面図、第3図は本発明の一実施例の回
路図、第4図はその構成を示す平面図である。 1・・・・入力端子、2,2′ ・・・保護トランジス
タ、3・・・・・・入力トランジスタ、4.4’・・・
・・・保護抵抗、5・・・・・ゲート挿入抵抗、11.
11′ ・ソース拡散領域、12 、12’・・・・・
ドレイン拡散領域、13.13’・・・・・・ゲートN
極、14.14’ ・・・・接地配線、15゜15′・
・・・・・入力ゲートへの配線、16.16’、17゜
17’ 、18.18’・・・・・開口部、19.19
’ ・・・フィールド酸化膜、20・・・・・・フィー
ルド酸化膜欠陥部、21・・・・・反対111j型の不
純物拡散領域。 代理人 弁理士 内 原 音 ゛ 第1図 12 76 4 第2区
Claims (1)
- 入力端子と入力MIS)ランジスタのゲート間に接続さ
れた第1の抵抗と、ドレイン(又はソース)が前記第1
の抵抗の1部分にソース(又はドレイン)が接地端にゲ
ートが第2の抵抗を介1〜で接地端にそれぞれ接続され
た保護MISトラノジスタからなる入力保護装置であっ
て、前記第1゜第2の抵抗は多結晶シリコン層からなり
かつ前記第1の抵抗は前記保護MIS)ランジスタのド
レイン(又はソース)拡散領域の少くとも一部と重なる
よう絶縁層を介してその上に形成され、該ドレイン(又
はソース)拡散領域と前記第1の抵抗の接続は該ドレイ
ン(又はソース)拡散領域を囲む厚い絶縁膜から離れて
その内側でかつ該ドレイン(又はソース〕拡散領域とは
反対導電型の不純物拡散領域上に設けられた少くとも1
個の開口部を介して行なわれ、前記保護M工Sトランジ
スタのゲート電極のうち前記開口部に近い中央部はチャ
ネル長を短く形成されたことを特徴とする入力保護装置
。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59102865A JPS60246665A (ja) | 1984-05-22 | 1984-05-22 | 入力保護装置 |
US06/736,728 US4739438A (en) | 1984-05-22 | 1985-05-22 | Integrated circuit with an improved input protective device |
EP85106300A EP0162460B1 (en) | 1984-05-22 | 1985-05-22 | Integrated circuit with an input protective device |
DE8585106300T DE3583886D1 (de) | 1984-05-22 | 1985-05-22 | Integrierte schaltung mit einer eingangsschutzanordnung. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59102865A JPS60246665A (ja) | 1984-05-22 | 1984-05-22 | 入力保護装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60246665A true JPS60246665A (ja) | 1985-12-06 |
JPH0244150B2 JPH0244150B2 (ja) | 1990-10-02 |
Family
ID=14338801
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59102865A Granted JPS60246665A (ja) | 1984-05-22 | 1984-05-22 | 入力保護装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4739438A (ja) |
EP (1) | EP0162460B1 (ja) |
JP (1) | JPS60246665A (ja) |
DE (1) | DE3583886D1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990015442A1 (en) * | 1989-05-17 | 1990-12-13 | David Sarnoff Research Center, Inc. | Low voltage triggered snap-back device |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61292965A (ja) * | 1985-06-21 | 1986-12-23 | Hitachi Ltd | 半導体集積回路装置 |
JPS62200767A (ja) * | 1986-02-28 | 1987-09-04 | Toshiba Corp | Mos型半導体装置 |
KR900008746B1 (ko) * | 1986-11-19 | 1990-11-29 | 삼성전자 주식회사 | 접합 파괴장치 반도체장치 |
IT1215131B (it) * | 1986-12-03 | 1990-01-31 | Sgs Microelettronica Spa | Protezione dei circuiti integrati contro scariche elettrostatiche |
JPH0616558B2 (ja) * | 1987-01-28 | 1994-03-02 | 三菱電機株式会社 | 半導体装置の入力保護装置 |
US4855620A (en) * | 1987-11-18 | 1989-08-08 | Texas Instruments Incorporated | Output buffer with improved ESD protection |
US5196913A (en) * | 1988-07-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Input protection device for improving of delay time on input stage in semi-conductor devices |
US5043782A (en) * | 1990-05-08 | 1991-08-27 | David Sarnoff Research Center, Inc. | Low voltage triggered snap-back device |
GB2257685A (en) * | 1991-06-01 | 1993-01-20 | James Thomas Engineering Limit | Tower support systems |
KR930005184A (ko) * | 1991-08-21 | 1993-03-23 | 김광호 | 정전기 전압 방지용 반도체 장치 |
JPH05298889A (ja) * | 1992-04-15 | 1993-11-12 | Nec Corp | 保護回路 |
US5907462A (en) * | 1994-09-07 | 1999-05-25 | Texas Instruments Incorporated | Gate coupled SCR for ESD protection circuits |
US5729419A (en) * | 1995-11-20 | 1998-03-17 | Integrated Device Technology, Inc. | Changed device model electrostatic discharge protection circuit for output drivers and method of implementing same |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3777216A (en) * | 1972-10-02 | 1973-12-04 | Motorola Inc | Avalanche injection input protection circuit |
US3819952A (en) * | 1973-01-29 | 1974-06-25 | Mitsubishi Electric Corp | Semiconductor device |
US3967295A (en) * | 1975-04-03 | 1976-06-29 | Rca Corporation | Input transient protection for integrated circuit element |
JPS54116887A (en) * | 1978-03-02 | 1979-09-11 | Nec Corp | Mos type semiconductor device |
JPS5627969A (en) * | 1979-08-17 | 1981-03-18 | Hitachi Ltd | Mos semiconductor device |
JPS6048106B2 (ja) * | 1979-12-24 | 1985-10-25 | 富士通株式会社 | 半導体集積回路 |
JPS56118349A (en) * | 1980-02-22 | 1981-09-17 | Fujitsu Ltd | Semiconductor device |
JPS58138074A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
DE3378807D1 (en) * | 1982-10-20 | 1989-02-02 | Philips Nv | Integrated circuit comprising an input protection device |
-
1984
- 1984-05-22 JP JP59102865A patent/JPS60246665A/ja active Granted
-
1985
- 1985-05-22 US US06/736,728 patent/US4739438A/en not_active Expired - Lifetime
- 1985-05-22 DE DE8585106300T patent/DE3583886D1/de not_active Expired - Lifetime
- 1985-05-22 EP EP85106300A patent/EP0162460B1/en not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990015442A1 (en) * | 1989-05-17 | 1990-12-13 | David Sarnoff Research Center, Inc. | Low voltage triggered snap-back device |
Also Published As
Publication number | Publication date |
---|---|
JPH0244150B2 (ja) | 1990-10-02 |
EP0162460A3 (en) | 1986-12-10 |
EP0162460B1 (en) | 1991-08-28 |
DE3583886D1 (de) | 1991-10-02 |
EP0162460A2 (en) | 1985-11-27 |
US4739438A (en) | 1988-04-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS60246665A (ja) | 入力保護装置 | |
US4261004A (en) | Semiconductor device | |
US4864379A (en) | Bipolar transistor with field shields | |
JPS6354762A (ja) | 半導体集積回路装置 | |
EP0087155B1 (en) | Means for preventing the breakdown of an insulation layer in semiconductor devices | |
JPH0379874B2 (ja) | ||
JPS58119648A (ja) | 半導体集積回路装置 | |
JP3217484B2 (ja) | 高耐圧半導体装置 | |
JPH0255953B2 (ja) | ||
JPH01274469A (ja) | ダイオード | |
JP2003179226A (ja) | 半導体集積回路装置 | |
JP3271435B2 (ja) | 半導体集積回路装置 | |
JPH05267586A (ja) | 出力保護回路 | |
JPS60123053A (ja) | 半導体装置 | |
JPS60144963A (ja) | Mis型半導体集積回路 | |
JPS59189652A (ja) | 半導体集積装置 | |
JPH01185974A (ja) | Mis−fet | |
JPH0712060B2 (ja) | 相補型mosデバイスの入力保護装置 | |
JPH01181571A (ja) | 導電変調型mosfet | |
JPH0344425B2 (ja) | ||
JPH05175439A (ja) | 半導体静電保護回路 | |
JPS58186960A (ja) | 半導体装置 | |
JPH0680801B2 (ja) | 入力保護装置 | |
JPS5969957A (ja) | 出力保護装置 | |
JPS59231869A (ja) | Mos型電界効果半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |