KR900008746B1 - 접합 파괴장치 반도체장치 - Google Patents

Abstract

내용 없음.

Description

적합 파괴방지 반도체장치

제1도는 본 발명에 따른 반도체장치의 입력패드 부분의 평면도.

제2도는 제1도의 X-X'에서 전단한 단면도.

제3도는 부우스트 제어레이터의 회로도.

제4도는 본 발명에 따른 실시한 제3도의 회로도의 반도체 기판상의 평면도.

본 발명은 접합 파괴방지용 반도체장치의 관한 것으로 특히 얕은 깊이를 갖는 접합에서 고전압 또는 고전류의 인가시 접합면이 파괴되는 것을 방지하기 위한 반도체장치에 관한 것이다.

고밀도 소자로 갈수록 각소자들의 칫수의 축소화는 현 반도체 제품의 추세로 되어 있다. 이와함께 반도체 장치 각소자들의 작은 기하학적 영향(Short channel effect, Narrow width effect) 등으로 말미암아 수직 구조에서의 칫수들의 축소화 또한 급격화되고 있어 확산접합의 깊이가 약 0.25μ에 달하고 있다.

그러나 상기의 얕은 접합깊이를 갖고 제작되는 반도체장치에 있어서는 금속도체와 얕은 접합깊이를 갖고 형성된 접합과의 관계에서 입력하는 고전압 또는 고전류에 의한 전합파괴를 고려하지 않고 제작되어 왔다. 즉, 예를 들어 전계효과 트랜지스터들을 사용하는 고밀도 반도체 메모리 장치의 입력패드에는 정전방전(Electro Static Discharge)에 의한 내부 트랜지스터들의 절연파괴를 방지하기 위한 입력 보호회로(또는 게이트 보호회로)가 접속되게 한다.

특히 확산저항 또는 클램프 다이오우드에 의한 입력 보호회로에 있어서는 상기 반도체장치의 도선용접용패드와 확산층과의 접속이 금속도체에 의해 오움의 접속으로 형성된다.

그러나 에칭공정 처리에 의한 상기 오움익접속 모서리나 반도체 기판자체의 결함에 의해 상기 금속도체와 확산접합과의 오움익접속 부위에서의 반도체 기판표면의 피드(Pit) 또는 스파이크(Spike)에 의해 상기 금속도체로 입력하는 고전압의 정전방전 전압에 의해 상기 접속부위의 접합이 타버려 반도체 기판과 상기 금속도체가 단락되는 현상이 발생한다. 이와같은 현상은 통상접지가 되는 반도체 기판과 고전압이 인가되는 상기 금속도체와의 사이의 접압에 의한 강한 전계가 상기 모서리 또는 피트나 스파이크점에 접속하기 때문이다.

또한 상기와 같은 접합파괴에 의한 금속도체와 기판과의 단락현상은 입력패드와 확산층과의 오움익접속 부위에서만 발생하는 것은 아니며 반도체장치 내부의 부우스트 노우드점 또는 대전류가 흐르는 점에서의 금속도체와 확산영역과의 오움익접속 부위에서도 상기 피트나 스파이크에 의해 접합 단락현상이 발생할 수 있게 된다.

예를들어 5볼트의 동작전압에서 설계된 반도체장치에 있어서 산기 동작전압을 부우스트시켜 8볼트로 하는 부우스트 노우드의 상기 우움익접속 부위에 반도체 표면의 스파이크나 피트나 있게되면 강한 전계의 접속에 의해 접합단락 현상이 발생할 수 있게 된다.

따라서 본 발명의 목적은 고전압 또는 고전류의 입력에 대해서는 금속도체와 확산영역의 오움익접속 부위에서의 접합파괴를 방지할 수 있는 웰영역을 가지는 반도체장치를 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위하여 고전압 또는 대전류가 흐르는 확산영역과 금속도체층과의 접속부위의 하부에 상기 확산영역과 동일도전형의 저능도의 깊은 확산영역을 가짐을 특징으로 한다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 접합파괴 방지용 웰을 가지는 반도체장치를 입력 보호회로에 적용한 경우의 평면도를 나타낸 도면이다.

도면중 입력패드(10)는 도선을 용접하여 패키지의 외부핀과 접속되는 알류미니움 등으로된 금속도체층이며 두꺼운 필드산화막층 상부에 형성되어 있고 상기 입력패드(10)의 한 끝단부는 개구(13)를 통해 고농도의 제2반도체영역(12)과 오움익접속을 이루고 있다.

또한 상기 제2반도체영역(12)과 개구(13)를 통해 오움의 접속을 이루고 있는 하부에는 상기 제2반도체영역과(12)과 동일도전형이며 상기 제2반도체영역(12)보다 깊은 저농도의 제1반도체영역(11)이 형성되어 있다. 제 또한 상기 제2반도체영역(12)을 제외한 영역(15)에는 약 3000-4000A。의 두꺼운 필드산화막층이 형성되어 있다.

상기 제2반도체영역(12)는 고농도의 확산영역으로써 반도체 도체층을 형성하며 단부(14)를 통해 도시하지 않은 공지의 입력 4보호회로에 접속이 된다.

제2도는 본 발명에 따른 제1도의 평면도중 X-X＇에서의 단면도를 나타낸 도면이다. 도면중 제1도전형의 반도체기판(1)의 표면에는 상기 기판(1)과 반대의 도전형을 갖는 약 35㎛의 제1반도체영역(11)이 형성되어 있으며 또한 상기 제1반도체영역(11)과 동일도전형의 고농도 저항접속을 위한 얕은 접합깊이(약 0.2-0.3㎛)를 갖는 제2반도체영역(12)이 형성되어 있고 상기 제2반도체영역(12)의 외측 반도체 표면에는 두꺼운 필드산화막층(15)이 형성되어 있다.

또한 상기 개구(13)를 통해서 금속도체증(4)이 접속되어 제1도의 패드(10)와 연결되어 있으며 반도체 표면전면에는 BPSG(Roro Phospho Sillicate Glass) 또는 PSG의 패시베이숀층(5)이 형성되어 있다.

본 발명의 실시예로는 상기 개구(13)의 크기는 1.4×1.4㎛이며 상기 개구(13)와 개구(13) 사이의 간격은 1.8㎛으로 하였으며 개구를 3개로 형성하였지만 오움익 저항을 줄이기 위해서는 다수의 개구를 형성하며 개구를 개구사이의 간격을 충분히 하여 금속도체층의 매끄러운 도포를 형성할 수 있음은 이 분야의 통상의 지식을 가진자이면 용이하게 이해할 수 있을 것이다.

상기 제2반도체영역(12)과 동일도전형이며 기판과 반대 도전형의 저농도 제1반도체영역(11)은 접합깊이 약 3-5㎛으로 형성되며 상기 오움익접속을 위한 개구(13)의 하부에 형성되어야 한다.

따라서 제1도의 입력패드(10)를 통해 고전압이 입력한다 가정하고 개구(13)의 제2반도체영역(12)의 표면에 피트 또는 스파이크갈 존재하여 이 부분에 강한 전계가 접속된다. 상기 제2반도체영역(12)의 접합깊이 보다 수십배의 깊이를 갖는 상기 제2반도체영역(12)과 동일도전형의 저농도 제1반도체영역(11)에 의해 상기 금속도체층(4)과 반도체기판(1)과의 접합파괴는 일어나지 않는다. 이는 금속도체층(4)과 반도체기판(1) 사이의 전계의 세기는 접합깊이에 반비례하기 때문이다.

또한 상기의 제1반도체영역(11)의 제조는 시모오스 고집적 반도체장치의 제조공정중 웰영역의 형성시에 형성하면 되고 그 이외의 제조공정은 종래의 제조공정과 동일한 방법에 의해 제조하면 된다.

제3도는 종래의 디램에 사용되는 부우스트 노드를 가지는 부우스트 제너레이터의 회로동이다. 입력단자 X는 패스 트랜지스터(20)의 드레인(26)과 접속되 있으며 게이트는 폴리 실리콘라인(27)을 통해 전원전압 VCC와 접속되어 있다.

또한 상기 트랜지스터(20)의 소오스는 금속도체선(24)을 통해 모오스 트랜지스터(21)의 폴리실리콘라인(28)을 통해 게이트와 접속되며 캐패시터를 형성하는 모오스 트랜지스터(31)의 폴리실리콘라인(23)을 통해 게이트에 접속이 된다.

또한 상기 모오스 트랜지스터(21)의 드레인은 전원공급 전압 VCC 금속도체층과 접속이 되며 상기 트랜지스터(21)의 소오스는 금속도체층의 라인(25)을 통해 상기 모오스 트랜지스터의 소오스 및 드레인과 공통으로 접속됨과 동시에 모오스 트랜지스터(22)의 드레인과 접속이 된다.

상기 모오스 트랜지스터(22)의 게이트는 폴리실리콘라인(31)을 통해 입력단자(Y)와 접속이 되며 소오스는 금속도체층라인(30)을 통해 접지된다.

따라서 입력단자(Y)로 하이상태의 레벨(VCC전압)이 인가되면 모오스 트랜지스터(22)는 온상태가 되며 출력이 되는 노오드점(33)의 논리상태는 로우상태(접지상태)로 된다.

지금 Y입력단자로 로우상태가 입력하여 모오스 트랜지스터(22)가 오프된 상태에서 X입력단자로 하이상태(VCC전압)가 입력하면 모오스 트랜지스터(20)는 온상태가 되어 모오스 트랜지스터의 드레쉬 홀드전압 VT만큼 하강된 VCC-VT의 전압이 노오드점(32)에 나타나고 모오스 트랜지스터(21)은 온상태가 되어 상기 모오스 트랜지스터(21)의 소오스측의 노오드점(33)은 전원공급전압 VCC를 향해 상승하게 되고 부우스트 캐피시터(31)에 의해 상기 노오드점(32)의 전압은 부우스트되어 VCC+2VT 상승된 전압이 걸리게 되며 모오스 캐패시터(31)의 설계에 따라 노오드점(32)에는 상기 전압이상의 고전압이 걸릴 수 있게 된다.

따라서 모오스 트랜지스터(20)의 소오스 확산영역과 금속도체층라인(24)의 오움익접속부에서 전술한 바와 같은 단락 현상이 발생할 수 있다.

또한 모오스 트랜지스터(21)의 크기가 크고 이 모오스 트랜지스터(21)를 통해 흐르는 전류가 클때에는 전원공급 전압 VCC 공급금속도체라인(29)와, 상기 트랜지스터(21)의 드레인 확산영역과의 오움익접속 부위에서 상기 대전류에 의한 지향전압 강하로 고전압이 발생하고 전술한 단락현상이 발생할 수 있게 된다.

따라서 상기의 노오드점(32)와 대전류가 흐르는 확산 드레인 영역과 금속도체층라인(29)과의 오움익접속부위의 하부에 상기 확산영역과 동일한 도전형의 제2도에 나타낸 바와같이 제1반도체영역(11)을 형성하여 상기와 같은 단락 현상을 방지할 수 있게 된다.

제4도는 제3도의 부우스트 네너레이터를 반도체기판상에 형성한 경우의 평면도를 나타낸 도면이다. 입력단자 X는 금속도체층라인(26)과 접속이 되며 개구(44)를 통해 폴리실리콘라인(27)의 형성후 이온주입에 의해 자기정합(Self alignment)으로 형성된 반도체기판과 반대 도전형의 고농도 확산영역(60)과 오움익접속을 이루고 있다.

또한 상기 폴리콘라인(27)의 하부에는 모오스 트랜지스터(20)의 게이트절연망이 상기 반도체기판과 접하여 있게 되며 상기 게이트 절연막과 인접한 하부에는 상기 소오스 확산영역(43)이 형성되어 있고 소오스 확산영역(42)과 소오스 확산영역(43)이 형성되어 있고 소오스 확산영역(43)은 개구(45)를 통해 금속도체층라인(24)과 접속되어 있다.

또한 상기 금속도체층라인(24)는 하부의 절연층의 개구(46)를 통해 모오스 트랜지스터(21)의 게이트전극이 되는 폴리실리콘라인(28)가 접속되어 있다.

또한 하부에 게이트절연막을 가지며 폴리실리콘라인(28)의 형성후 전술한 바와 마찬가지로 이온주입에 의해 형성된 기판과 반대도 전형의 얇은 확산영역(64)이 형성되며 상기 모오스 트랜지스터(21)의 드레인 확산영역(47)과 소오스 확산영역(48)이 형성된다.

또한 상기 확산영역(64)의 상부에 형성된 얇은 게이트 절연막 상부에 형성된 폴리실리콘층(50)은 모오스캐패시터의 게이트 전극이 되며 상기 폴리실리콘층(50)은 상부 절연층에 형성된 개구(51)를 통해 금속도체층라인(23)과 접속되어 있다.

또한 제3도의 모오스 트랜지스터(31)의 드레인 및 소오스 확산영역은 절연층들 통해 개구(49)를 통해 상기 절연층상부에 형성된 금속도체층라인(25)을 통해 상기 모오스 트랜지스터(21)의 소오스 확산영역(48)과 접속되어 있다.

또한 전술한 바와 마찬가지 방법으로 모오스 트랜지스터(22)의 게이트절연막 상부에 형성된 폴리실리콘라인(31)을 통해 자기정합으로 형성된 기판과 반대도전형의 고농도 확산영역(54)의 드레인영역(56)은 절연층에 형성된 개구(53)를 통해 상기 금속도체층라인(25)와 접속되어 있고 상기 트랜지스터(2)의 소오스 확산영역(57)은 개구(58)를 통해 금속도체층라인(30)을 통해 접지되어 있다.

또한 확산영역(64)의 단부와 모오스 트랜지스터(20)의 게이트전극이 되는 폴리실리콘라인(27)의 단부는 절연층을 통해 형성된 개구(61) 및 (41)을 통해 전원공급 전압 VCC가 인가되는 금속도체층라인(40)과 접속이 되어있다.

따라서 제3도의 부우스트 노우드점(32)에 해당되는 제4도의 접속부위는 개구(45)를 통해 확산영역(60)과, 금속도체층라인(24)가 접속되는 부분이고 대전류가 흐르는 부위가 개구(61)를 통해 확산영역(64)와 금속도체층라인(40)이 접속되는 부위가 된다.

따라서 상기 개구(45) 및 (61)의 하부에 상기 확산영역(60) 및 (64)과 동일도전형의 저농도의 깊은 확산영역(62) 및 (63)을 형성하면 전술한 바와같은 접합파괴 현상을 방지할 수 있게 된다.

이 부분에 대한 단면도는 제2도에 도시한 바와 동일함을 용이하게 이해할 수 있을 것이다.

또한 상기의 확산영역(62) 및 (63)의 제조공정은 통상적인 씨모오스 트랜지스터의 웰영역 형성과 동일한 방법으로 제조할 수 있음을 이해할 수 있을 것이다.

따라서 전술한 바와같이 본 발명은 작은 기하학적 구조를 가지는 고밀도 반도체 장치에 있어서 고전압이 인가되는 확산영역과 금속도체층간의 접속부위에서 접합파괴에 의한 기판과의 단락현상을 방지하기 위한 상기 확산영역보다 수십배의 깊은 동일도전형의 저농도 확산영역을 형성하므로써 사람이 반도체장치 취급시의 정전방전에 의한 반도체 장치의 파괴와 「작시의 부우스트 노드 또는 대전류가 흐르는 부위에서의 접합파괴를 방지함으로써 반도체장치의 신뢰성을 형상시킬 수 있을 뿐만아니라 공정중 오움익 접속의 정합의 오자가 있어도 접합파괴 마아진을 높일 수 있는 이점을 갖게 된다.

Claims (3)

1. 금속도체층과 접촉하는 얕은 접합깊이를 가지는 제1도전형의 반도체기판을 가지는 반도체장치에 있어서, 상기 제1도전형의 반도체기판상에 개구를 가지는 절연층과, 상기 절연층의 개구를 통하여 상기 금속도체층과 접촉되는 제2도전형의 고농도의 제2반도체 영역과, 상기 제2반도체영역 표면상에 상기 오움익 접촉이 되는 개구하부에 상기 제2반도체 영역의 깊이보다 최소한 10배 이상의 깊이를 가지는 제2도전형의 저농도의 제1반도체 영역으로 구성됨을 특징으로 하는 접합 파괴방지 반도체장치.
2. 제1항에 있어서, 상기 제2반도체영역 및 제1반도체영역의 깊이가 각각0.2-0.3㎛, 3-5㎛ 정도 임을 특징으로 하는 접합 파괴방지 반도체장치.
3. 제1항에 있어서, 상기 제2반도체영역 및 제1반도체영역의 깊이가 각각 0.2-0.3㎛, 3-5㎛ 정도 임을 특징으로 하는 접합 파괴방지 반도체장치.

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