JPH0616558B2 - 半導体装置の入力保護装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置の入力保護装置に関するものであ
る。

［従来の技術］ 第４図は、たとえばテキサス・インストゥルメント社が
２５６ＫのＤＲＡＭに使用している従来の入力保護回路
の回路図である。

この入力保護回路は、ゲート絶縁膜が厚く形成されてい
るＮチャネルＭＯＳトランジスタＱ２と抵抗要素Ｒ２と
から構成されている。トランジスタＱ２のドレイン電極
はノードＮ１で外部信号の入力端子１に接続され、保護
されるべきＮチャネルＭＯＳトランジスタＱ１のゲート
電極は抵抗要素Ｒ２を介してノードＮ１に接続されてい
る。トランジスタＱ２のゲート電極とソース電極とはグ
ランド端子に接続されている。

トランジスタＱ２としては、たとえば、ソースおよびド
レインとなる活性層間の領域を選択酸化することにより
得られるいわゆるフィールドトランジスタが用いられ
る。

第５図および第６図は他の一般的な入力保護回路の回路
図である。

第５図の入力保護回路においては、第４図の入力保護回
路と同様のＮチャネルＭＯＳトランジスタＱ２のドレイ
ン電極が抵抗要素Ｒ１を介して入力端子１に接続され、
保護されるべきＮチャネルＭＯＳトランジスタＱ１のゲ
ート電極は、抵抗要素Ｒ１とトランジスタＱ２のドレイ
ン電極との接続点であるノードＮ１に接続されている。

また、第６図の入力保護回路においては、ＮチャネルＭ
ＯＳトランジスタＱ２のドレイン電極が、抵抗要素Ｒ１
を介して入力端子１に接続されているとともに抵抗要素
Ｒ２を介して保護されるべきＮチャネルＭＯＳトランジ
スタＱ１のゲート電極に接続されている。

次に、第４図〜第６図の入力保護回路の動作について説
明する。

第４図の入力保護回路においては、入力端子１に静電気
によるサージパルス（静電パルス）が印加されると、ト
ランジスタＱ２の空乏層が拡がってソースとドレインと
の間でパンチスルーが生じ、ソース・ドレイン間の抵抗
がほとんど０となる。これによって、外部からの静電パ
ルスは、トランジスタＱ２を通ってグランド端子に放電
される。このとき、保護されるべきトランジスタＱ１の
ゲート電極には、抵抗要素Ｒ２の効果で静電パルスは伝
わりにくく、トランジスタＱ１のゲート電極の電圧は高
くならないので、トランジスタＱ１は破壊されない。ま
た、トランジスタＱ２は、ゲート絶縁膜が厚く形成され
ているので、破壊されにくく、入旅保護回路として働
く。

第５図の入力保護回路においては、入力端子１に静電パ
ルスが印加されると、まず、抵抗要素Ｒ１によってその
静電パルスが緩和される。次に、第４図の場合と同様
に、トランジスタＱ２のソース・ドレイン間でパンチス
ルーが起こり、緩和された静電パルスはノードＮ１から
グランド端子へ放電される。これによって、トランジス
タＱ１のゲート電極には電圧がかかりにくくなるので、
トランジスタＱ１は破壊されない。

第６図の入力保護回路は、第４図および第５図の入力保
護回路を複合した形のものであり、入力端子１に静電パ
ルスが印加されると、まず、抵抗要素Ｒ１によってノー
ドＮ１には緩和された静電パルスが伝わる。次に、第４
図および第５図の場合と同様に、トランジスタＱ２のソ
ース・ドレイン間でパンチスルーが起こり、静電パルス
がグランド端子に放電される。抵抗要素Ｒ２の効果によ
りトランジスタＱ１のゲート電極には静電パルスはほと
んど伝わらないので、トランジスタＱ１は破壊されな
い。

［発明が解決しようとする問題点］ 静電気によるサージパルスは、実際に単一モードではな
く、いくつかのモードがあり、入力保護回路はどのモー
ドに対しても強い必要がある。

サージパルスには次の（イ）〜（ハ）に示すモードがあ
る。

（イ） 人体帯電モデルによる放電（人体帯電法） このモードは、人間に帯電した静電気がデバイスに放電
するもので、回路的には、第７図に示すようなＲＣ回路
で表わされる。このモードにおいては、静電気が１．５
ＫΩの抵抗を介してデバイスに放電するので、電流は多
く流れないが、エネルギが大きく、熱的な破壊を起こし
やすい。

（ロ） 装置帯電モデルによる放電（装置帯電法） このモードは、測定装置等に帯電した静電気がデバイス
に放電するもので、回路的には、第８図に示すようなＲ
Ｃ回路で表わされる。このモードにおいては、静電気が
抵抗を介さずにデバイスに放電するので、大電流が流
れ、絶縁破壊や電流モードの破壊を起こしやすい。

（ハ） パッケージ帯電モデルによる放電（パッケージ
帯電法） このモードは、デバイスのパッケージ自体に帯電した静
電気がデバイスを通って、装置側あるいはグランド端子
へ放電するもので、（ロ）の装置帯電モデルによる放電
と類似している。エネルギ的には（ロ）の装置帯電モデ
ルによる放電より小さいが、帯電している電圧は（ロ）
より高い値を示すとされており、絶縁破壊を引き起こし
やすい。

第４図の入力保護回路においては、トランジスタＱ２が
パンチスルーを起こしたとき、入力端子１からグランド
端子までのインピーダンスが非常に低くなるため、
（ロ）の装置帯電モデルによる放電や（ハ）のパッケー
ジ帯電モデルによる放電に対して電流が流れ過ぎ、トラ
ンジスタＱ２自体が破壊される。

そして、このトランジスタＱ２の破壊を防ぐためには、
トランジスタサイズを非常に大きくする必要がある。

また、第５図の入力保護回路においては、（イ）の人体
帯電モデルによる放電によって、入力初段の抵抗要素Ｒ
１が熱破壊される。

さらに、第６図の入力保護回路においては、抵抗要素Ｒ
１および抵抗要素Ｒ２のバランスやトランジスタＱ２の
サイズ等によってサージ耐量が変わり、（イ）〜（ハ）
のすべてのモードに対して高サージ耐量の入力保護回路
とはなり得ないという問題点があった。

この発明は上記にような問題点を解消するためになされ
たもので、代表的な３つの破壊モードのすべてに対して
一定レベル以上のサージ耐量を持つ入力保護装置を得る
ことを目的とする。

［問題点を解決するための手段］ この発明にかかる半導体装置の入力保護装置は、ゲート
絶縁膜が厚く形成されたＭＯＳ形トランジスタの一方の
活性層が、第１の抵抗要素を介して入力端子に接続され
ているとともに第２の抵抗要素を介して保護されるべき
半導体装置に接続され、前記ＭＯＳ形トランジスタの他
方の活性層がグランド端子に接続されてなる半導体装置
の入力保護装置において、前記ＭＯＳ形トランジスタは
オン抵抗が数Ωとなるように形成されており、また、前
記第１の抵抗要素の抵抗値は約３０〜５０Ωであり、さ
らに、前記第２の抵抗要素の抵抗値は数百Ωである。

［作用］ この発明に係る半導体装置の入力保護装置においては、
静電気によるサージパルスが入力された際におけるその
サージパルスの伝達の時定数、エネルギ密度および電流
密度を考察するとともに、半導体装置の回路中で破壊さ
れる場所、破壊モードおよび破壊メカニズムを考察し、
第１の抵抗要素、第２の抵抗要素およびＭＯＳ形トラン
ジスタの量適化を行なっている。すなわち、第１の抵抗
要素の抵抗値を約３０〜５０Ωとし、前記第２の抵抗要
素の抵抗値を数百Ωとするとともに、ＭＯＳ形トランジ
スタのオン抵抗を数Ωとすることによって、静電気によ
るサージパルスが入力された際に、サージパルスのすべ
てのモードに対してある一定のレベル以上の耐量が得ら
れる。

［実施例］ 以下、この発明の一実施例を図面を用いて説明する。

第１図はこの発明による入力保護装置の一実施例の回路
図である。

図において、ＮチャネルＭＯＳトランジスタＱ２のドレ
イン電極はノードＮ１において第１の抵抗要素Ｒ１およ
び第２の抵抗要素Ｒ２の一方の端子に接続されている。
第１の抵抗要素Ｒ１の他方の端子は入力端子１に接続さ
れ、第２の抵抗要素Ｒ２の他方の端子はノードＮ２に接
続されている。トランジスタＱ２のゲート電極およびソ
ース電極はグランド端子に接続されている。

前記トランジシスタＱ２は、例えば、ソースおよびドレ
インとなる活性層間における半導体基板の領域を選択酸
化することによりゲート酸化膜を形成するいわゆるフィ
ードトランジスタである。

また、第１の抵抗要素Ｒ１は３０〜５０Ωの抵抗値を有
し、第２の抵抗要素Ｒ２は数百Ωの抵抗値を有してい
る。

保護されるべき半導体装置のＮチャネルＭＯＳトランジ
スタＱ１のゲート電極はノードＮ２に接続されている。

第２図は、第１図の回路に静電気によるサージパルスが
入力された場合の放電の時定数および実際の抵抗値を示
した図である。

Ｃはデバイス構造上発生する寄生容量であり、数 pＦの
容量を持つ。入力端子１に静電気によるサージパルスが
入力されると、第１図に示すトランジスタＱ２のソース
・ドレインはパンチスルー状態となり、事実上、数Ωの
抵抗値を持つ抵抗要素Ｒ３と同等にみなすことができ
る。

したがって、静電気によるサージパルスが印加された状
態では、第１図の回路は第２図の回路と等価とみなすこ
とができる。

第３図は第１図の入力保護装置の実際のレイアウトを示
した平面図である。

図において、第１の抵抗要素Ｒ１は、ポリシリコンと高
融点金属とからなる２層構造の膜によって形成されてお
り、２５μｍ以上の幅を有している。一辺２５μｍのシ
ート抵抗を５Ω程度とすると、長さ２００μｍ程度で約
４０Ωの低抗体となる。

第２の抵抗要素Ｒ２は、幅および材料に関係なく数百Ω
の抵抗値を持つように形成されている。

トランジスタＱ２の活性層（不純物拡散層）１１，１２
の分離幅ｔ（通常のトランジスタのゲート幅に相当）は
２μｍ以下、および、トランジスタ幅Ｌは１００μｍ以
上に形成されている。特に、トランジスタＱ２のドレイ
ン領域となる活性層１１は、pn接合の破壊を防ぐために
２５００μｍ^２以上の拡散面積が確保されている。入力
端子１と、ゲート電極１３と、活性層１１を抵抗要素Ｒ
１およびＲ２に接続する配線層１４と、第１の抵抗要素
Ｒ１を入力端子１に接続する配線層１５と、第２の抵抗
要素Ｒ２を保護すべきトランジスタＱ１に接続する配線
層１６と、活性層１２およびゲート電極１３をグランド
端子に接続する配線層１７とは、アルミニウムにより形
成されている。

抵抗要素Ｒ１と配線層１４との接続および抵抗要素Ｒ１
と配線層１５との接続においては、電流密度および電力
密度を考慮して、２５０μｍ^２程度の面積のコンタクト
部分１８，１９が確保されている。

また、活性層１と配線層１４との接続においても、同様
に電流密度および電力密度を考慮して、全部で３００μ
ｍ^２以上の面積のコンタクト部分２０が確保されてい
る。さらに、コンタクト部分２０の周縁部と活性層１１
の周縁部との間隔は５μｍ以上にされている。

次に、静電気によるサージパルスが入力端子１に印加さ
れた場合の入力保護装置の動作について説明する。

この入力保護装置の方針は、破壊されやすい半導体装置
内部のトランジスタＱ１に静電パルスが到達する前に、
破壊されにくいトランジスタＱ２を通してグランド端子
へ電荷を放電させることによって、トランジスタＱ１の
ゲート絶縁膜に高電界が印加されるのを防ぐことであ
る。しかし、サージパルスのモードは、大別して３種類
存在し、各モードに対する破壊場所も当然異なってく
る。

第１図に示す入力保護装置においては、（イ）の人体帯
電法のモードでは、第１の抵抗要素Ｒ１と活性層部分の
pn接合の熱破壊を生じやすく、（ロ）の装置帯電法のモ
ードでは、活性層部分のpn接合破壊あるいは絶縁膜破壊
が生じやすく、（ハ）のパッケージ帯電法のモードで
は、絶縁膜破壊が生じやすい。

したがって、これらの３つのモードに対しそれぞれ高耐
量を保つためには、抵抗値のバランス、トランジスタＱ
２のサイズ、抵抗要素自体のサイズ等の最適化が必要で
ある。ここでは、トランジスタＱ２をフィールドトラン
ジスタにより形成し、抵抗要素Ｒ１をポリシリコンと高
融点金属の２層構造の膜により形成した場合を考える。

まず、第７図において、抵抗要素Ｒ１，Ｒ２，Ｒ３の抵
抗値Ｒ_１，Ｒ_２，Ｒ_３をそれぞれ５０Ω，２００Ω，２
Ωとして、寄生容量Ｃの値を１ pＦとすると、入力端子
１から抵抗要素Ｒ１，Ｒ３を通ってグランド端子へ電荷
が放電される際の時定数τ_１は約０．０５nsとなり、入
力端子１から抵抗要素Ｒ１，Ｒ２を通ってトランジスタ
Ｑ１のゲート電極へ電荷が伝わる際の時定数τ_２は０．
２５nsとなる。したがって、τ_１＜＜τ_２の条件が満足
され、フィールドトランジスタがパンチスルーを生じる
までの時間を考慮に入れても、サージパルスは半導体装
置の内部回路に伝わるより十分速くグランド端子へ放電
され、トランジスタＱ１は保護されることになる。

このように、時定数だけを考えれば、Ｒ_１＜Ｒ_２および
Ｒ_３＜＜Ｒ_１（τ_１＜＜τ_２）の関係を満たすだけで十
分であるが、実際には、抵抗の絶対値にも重大な意味が
ある。上述したように（ハ）のパッケージ帯電法による
静電破壊においては、トランジスタＱ１のゲート酸化膜
の破壊を生じることが多いが、静電エネルギ的には小さ
いので、上記の抵抗値を保つことで十分大きい静電耐量
を示す。しかし、（イ）の人体帯電法と（ロ）の装置帯
電法においては、静電エネルギが大きいので、さらに、
トランジスタサイズの最適化が必要となる。

まず、第７図の人体帯電法（ＲＣ回路：１．５ＫΩ，１
００ pＦ）において、３０００［Ｖ］のサージパルスが
印加された場合を考える（トランジスタＱ２はパンチス
ルー状態）。

図に示す回路で、Ｖ_０＝３０００［Ｖ］、Ｒ_１＝５０
［Ω］、Ｒ_２＝２００［Ω］、Ｒ_３＝２［Ω］とした状
態で、ＲＣ回路の放電の式を解けばよい。

となり、Ｉmax≒２［Ａ］となる。ここで、Ｒ_Ｔ＝１５
００＋Ｒ_１＋Ｒ_３≒１５５０［Ω］である。

この場合、抵抗要素Ｒ１で吸収されるエネルギＥ_１は、 となる。

たとえば、抵抗要素Ｒ１がポリシリコンとＭＯＳｉの２
層構造の膜により構成されている場合は、ポリシリコン
の融点は約１４００℃であり、ＭｏＳｉの融点は約２０
００℃であるので、３０００［Ｖ］のサージパルスに耐
えるためには、熱容量として１〜２×１０^−９［cal／
℃］必要となる。実際のプロセス工程における膜厚等の
計算より、抵抗要素Ｒ１のサイズは２５μｍ×１５０μ
ｍ程度は必要となる。また、第１の抵抗要素Ｒ１の抵抗
値Ｒ_１が大きくなっても、電流は放電側の１．５ＫΩの
抵抗で律則されるためほとんど変わらないが、第１の抵
抗要素Ｒ１で吸収されるエネルギは、（３）式に示すよ
うに、抵抗要素Ｒ１の抵抗値Ｒ_１値に比例する。これよ
り、抵抗要素Ｒ１の抵抗値Ｒ_１は大きすぎてはいけない
ことがわかる。

Ｒ_３＜＜Ｒ_２であるので、抵抗要素Ｒ３を通ってグラン
ド端子に流れる電流は（２）式の電流Ｉとほぼ同じにな
り、 となる。

一方、抵抗要素Ｒ３で吸収されるエネルギＥ_３は、Ｒ_３
＝２［Ω］であるので、 となる。

ＲＣ回路の放電で、電流値が初期状態の１／ｅになるま
での時間をパルス幅とすると、この回路においては、 パルス幅＝１５５０×１００×１０^−１２ ＝１５５［ns］ となる。すなわち、抵抗要素Ｒ３で単位時間に吸収され
るエネルギＷ_３は、 Ｗ_３＝０．５８×１０^−６／１５５×１０^−９ ＝３．７４［Ｗ］ となる。

ブンシュベールモデル［“Ｔｈｅ Ｅｆｆｅｃｔ ｏｆ
ＶＬＳＩ Ｓｃａｌｉｎｇ ｏｎ ＥＱＳ／ＥＳＤ
Ｆａｉｌ−ｕｒｅ Ｔｈｒｅｓｈｏｌｄ”Ｅｌｅｃｔｒ
ｉｃａｌ Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔ
ａｔｉｃ Ｄｉｓｃｈａｒｇｅ Ｓｙｍｐｏｓｉｕｍ
Ｐｒｏｃｅｅｄｉｎｇｓ ｐ８５〜 ，１９８１）に
よるpn接合の破壊を生じる電力密度のグラフを第９図に
示す。

図に示されるように、パルス幅が１５０ns程度である場
合の接合破壊の危険電力密度は、約５×１０^２ＫＷ／cm
²である。抵抗要素Ｒ３はフィードトランジスタである
ので、拡散層の電力密度を５×１０^２ＫＷ／cm²以下に
するためには、８００μｍ^２程度の拡散面積が必要とな
る。また、抵抗要素Ｒ３の抵抗値Ｒ_３を２Ω程度とする
ためには、トランジスタの寄生抵抗やコンタクト抵抗が
あるので、必然的にコンタクト面積も必要になり、トラ
ンジスタサイズも大きくする必要がある。

次に、第８図の装置帯電法（ＲＣ回路：０Ω，２００ p
Ｆ）において、３００［Ｖ］のサージパルスが印加され
た場合を考える（トランジスタＱ２はパンチスルー状
態）。

図に示す回路で、Ｖ_０＝３００［Ｖ］、Ｒ_１＝５０
［Ω］、Ｒ_２＝２００［Ω］、Ｒ_３＝２［Ω］とした状
態で、ＲＣ回路の放電の式を解けばよい。

となり、Ｉmax≒６［Ａ］となる。ここで、Ｒ_Ｔ＝５２
［Ω］である。

この場合、抵抗要素Ｒ１で吸収されるエネルギＥ_１は、 となる。

このように、第８図の装置帯電法の場合は、第７図の人
体帯電法に比べると電流は多いが、抵抗要素Ｒ１で吸収
されるエネルギは小さいので、この装置帯電法において
は、抵抗要素Ｒ１は破壊されにくい。また、抵抗要素Ｒ
３の抵抗値Ｒ_３を非常に小さくした場合に抵抗要素Ｒ１
で吸収されるエネルギは、コンデンサに蓄えられたエネ
ルギに等しくなり、抵抗値には無関係となる。したがっ
て、最大電流を小さくするためには、抵抗要素Ｒ１の抵
抗値Ｒ_１はより大きい方がよい。

Ｒ_３＜＜Ｒ_２であるので、抵抗要素Ｒ３を通ってグラン
ド端子へ流れる電流は、（６）式の電流Ｉとほぼ同じに
なり、 となる。

一方、抵抗要素Ｒ３で吸収されるエネルギＥ_３は、Ｒ_３
＝２［Ω］であるので、 となり、このＲＣ回路の放電におけるパルス幅は、 パルス幅＝５２×２００×１０^−１２ ≒１０［ns］ となる。すなわち、抵抗要素Ｒ３で単位時間に吸収され
るエネルギＷ_３は、 Ｗ_３＝０．３４６…１０^−６／１０×１０^−９ ＝３４．６［Ｗ］ となる。

pn接合の破壊を生じる電力密度のグラフ（第９図）に示
されるように、パルス幅が１０ns程度である場合の接合
破壊の危険電力密度は約２×１０^３ＫＷ／cm²である。
抵抗要素Ｒ３はフィールドトランジスタであるので、拡
散層の電力密度を２×１０^３ＫＷ／cm²以下にするため
には、１７００μｍ^２程度の拡散面積が必要となる。

また、抵抗要素Ｒ１の抵抗値Ｒ_１を３０Ωとした場合
は、 となり、Ｉmax≒１０［Ａ］となって電流値が増える。
そのため、抵抗要素Ｒ３で吸収されるエネルギＥ
_３０は、Ｒ_３＝２［Ω］であるので、 と大きくなる。また、単位時間に吸収されるエネルギＷ
_３０は、 Ｗ_３０＝０．５６３×１０^−６／１０×１０^−９ ＝５６．３［Ｗ］ となる。このとき、パルス幅は６．４nsとなり、第９図
より求められるpn接合の破壊する危険電力密度は約２．
５×１０^３ＫＷ／cm²となる。拡散層の電力密度を２．
５×１０^３ＫＷ／cm²より小さくするためには、２３０
０μｍ^２程度の拡散面積が必要となる。

また、抵抗要素Ｒ３の抵抗値Ｒ_３が小さい方が消費エネ
ルギが小さくなるので、コンタクトサイズおよびフィー
ルドトランジスタのサイズは大きくした方が良い。

以上のように、入力初段の抵抗要素Ｒ１の抵抗値Ｒ
_１は、人体帯電法によるモードにおいては小さい方が抵
抗要素Ｒ１自体の耐量は高いが、小さくしすぎると、装
置帯電法のモードにおいて、電流が流れ過ぎ、pn接合部
の破壊を引き起こす。

各々のモードに対するサージ耐量のバランスから、抵抗
要素Ｒ１の抵抗値Ｒ_１は３０〜５０Ωが最適と考えられ
る。また、このとき、抵抗要素Ｒ１の熱溶断に対して厳
しいのは、人体帯電法によるモードであり、最低３００
０［Ｖ］の耐圧を保つためには抵抗要素Ｒ１の熱容量と
して１〜２×１０^−９［cal／℃］必要となる。

さらに、電流密度を下げる点から、抵抗要素Ｒ１の抵抗
体の幅は、２５μｍ以上は必要となる。トランジスタＱ
２におけるpn接合の破壊に関しては、電流が多く流れる
装置帯電法によるモードの方が厳しく、抵抗要素Ｒ_１＝
３０［Ω］の場合、電力密度の点から、突入部の拡散層
の総面積は２３００μｍ^２程度必要となる。また、フィ
ールドトランジスタにおいては、接合破壊以外にも絶縁
膜破壊が発生するため、電界の集中を防ぐ意味で、コン
タクト部分のエッジおよびフィールドのエッジは鈍角に
することが必要であり、プロセス工程における歪が発生
しやすいフィールドのエッジとコンタクト部分のエッジ
とは、５μｍ程度離す必要がある。さらに、コンタクト
部分の面積は、電流密度の点から、２５０μｍ^２程度と
ることが有効である。

トランジスタＱ１のゲート絶縁膜破戒にしては、ゲート
電極の電圧が上がるのを防止することが重要であり、上
述した時定数τ_１，τ_２の関係および抵抗要素Ｒ２の抵
抗値Ｒ_２の大きさによって耐量が決まる。

τ_１＜＜τ_２であることは当然必要であるが、トランジ
スタＱ２がパンチスルーを起こすまでの時間をτ_３とす
ると、τ_２−τ_１＜τ_３の関係が必要となる。

このことから、抵抗要素Ｒ１の抵抗値Ｒ_１と抵抗要素Ｒ
２の抵抗値Ｒ_２との比だけでなく、抵抗要素Ｒ２の抵抗
値Ｒ_２が数百Ωあることが必要条件となるる このような構成をとることによって、各々のサージモー
ドに対し、一定レベルの耐量を確保することができる。

なお、上記実施例では、第１の抵抗要素Ｒ１にポリシリ
コンと高融点金属の２層構造を採用した場合について説
明したが、同様の熱容量および抵抗値を持つポリシリコ
ンにより形成しても全く同様となる。たとえば、第１の
抵抗要素Ｒ１を、５０μｍ以上の幅を有する帯状のポリ
シリコン層により形成してもよい。

また、第１の抵抗要素Ｒ１を拡散抵抗により形成しても
同様の効果が得られるが、この場合においては、pn接合
の破壊が生じるので、突入部の拡散面積を大きくする必
要がある。たとえば、第１の抵抗要素Ｒ１を５０μｍ以
上の幅を有する帯状の拡散抵抗により形成し、配線層と
のコンタクト部分の面積を３００μｍ^２以上とる。

上記実施例の入力保護装置においては、トランジスタＱ
２のゲート電極をグランド端子に接続してあるが、この
トランジスタＱ２はパンチスルーの役割しか果たしてい
ないので、ゲート電極を入力パッドの方に接続しても、
あるいは、取去ってしまっても、全く同様の効果が得ら
れる。

［発明の効果］ 以上のようにこの発明によれば、静電気によるサージパ
ルスによる破壊モージを考察し、各抵抗要素およびＭＯ
Ｓ形トラジスタを最適化したので、種々のサージパルス
に対して一様に強い入力保護装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例による入力保護装置の回路
図、第２図はサージパルス印加時における第１図と等価
な回路図、第３図は第１図の入力保護装置のレイアウト
の一例を示す平面図、第４図、第５図および第６図は従
来の入力保護装置の回路図、第７図は人体帯電法の回路
図、第８図は装置帯電法の回路図、第９図はブンシュベ
ールモデルによるサージパルス幅とpn接合の破壊電力密
度との関係を示すグラフである。 図において、１は入力端子、Ｒ１，Ｒ２，Ｒ３は抵抗要
素、Ｑ１はＮチャネルＭＯＳトランジスタ、Ｑ２はＮチ
ャネルＭＯＳトランジスタを示す。 なお、各図中同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 修二 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭57−152160（ＪＰ，Ａ)

Claims (6)

【特許請求の範囲】
1. 【請求項１】ＭＯＳ形トランジスタの一方の活性層が、
   第１の抵抗要素を介して入力端子に接続されているとと
   もに第２の抵抗要素を介して保護されるべき半導体装置
   に接続され、前記ＭＯＳ形トランジスタの他方の活性層
   がグランド端子に接続され、また、前記ＭＯＳ形トラン
   ジスタのゲート絶縁膜が厚く形成されてなる半導体装置
   の入力保護装置において、 前記ＭＯＳ形トランジスタは、オン抵抗が数Ωとなるよ
   うに形成されており、また、前記第１の抵抗要素の抵抗
   値は約３０〜５０Ωであり、さらに、前記第２の抵抗要
   素の抵抗値は数百Ωであることを特徴とする半導体装置
   の入力保護装置。
2. 【請求項２】前記ゲート絶縁膜に沿う前記活性層の長さ
   が１００μｍ以上であり、かつ前記活性層間の間隔が２
   μｍ以下であることを特徴とする特許請求の範囲第１項
   記載の半導体装置の入力保護装置。
3. 【請求項３】前記ＭＯＳ形トランジスタの前記一方の活
   性層の総面積は２５００μｍ^２以上であり、かつ、前記
   一方の活性層と配線層との接触領域の面積は３００μｍ
   ^２以上であり、前記接触領域の周縁部と前記活性層の周
   縁部との間隔は５μｍ以上であることを特徴とする特許
   請求の範囲第１項または第２項記載の半導体装置の入力
   保護装置。
4. 【請求項４】前記第１の抵抗要素は、５０μｍ以上の幅
   を有する帯状のポリシリコン層からなり、また、前記第
   １の抵抗要素を前記入力端子に接続する配線層と前記第
   １の抵抗要素との接触領域の面積、および、前記第１の
   抵抗要素をＭＯＳ形トランジスタの一方の活性層に接続
   する配線層と前記第１の抵抗要素との接触領域の面積
   は、それぞれ２５０μｍ^２以上であることを特徴とする
   特許請求の範囲第１項ないし第３項のいずれかに記載の
   半導体装置の入力保護装置。
5. 【請求項５】前記第１の抵抗要素は、ポリシリコンと高
   融点金属とからなり２５μｍ以上の幅を有する帯状の２
   層構造の膜により形成され、また、前記第１の抵抗要素
   を前記入力端子に接続する配線層と前記第１の抵抗要素
   との接触領域の面積、および、前記第１の抵抗要素を前
   記ＭＯＳ形トランジスタの一方の活性層に接続する配線
   層と前記第１の抵抗要素との接触領域の面積は、それぞ
   れ２５０μｍ^２以上であることを特徴とする特許請求の
   範囲第１項ないし第３項のいずれかに記載の半導体装置
   の入力保護装置。
6. 【請求項６】前記第１の抵抗要素は、５０μｍ以上の幅
   を有する帯状の拡散層よりなる拡散抵抗であり、また、
   前記第１の抵抗要素を前記入力端子に接続する配線層と
   前記第１の抵抗要素との接触領域の面積、および、前記
   第１の抵抗要素を前記ＭＯＳ形トランジスタの一方の活
   性層に接続する配線層と前記第１の抵抗要素との接触領
   域の面積は、それぞれ３００μｍ^２以上であり、さら
   に、前記各接触領域の周縁部と前記活性層の周縁部との
   間隔は５μｍ以上であることを特徴とする特許請求の範
   囲第１項ないし第３項のいずれかに記載の半導体装置の
   入力保護装置。