JPH0691196B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0691196B2 JPH0691196B2 JP59152996A JP15299684A JPH0691196B2 JP H0691196 B2 JPH0691196 B2 JP H0691196B2 JP 59152996 A JP59152996 A JP 59152996A JP 15299684 A JP15299684 A JP 15299684A JP H0691196 B2 JPH0691196 B2 JP H0691196B2
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- JP
- Japan
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- channel misfet
- bonding pad
- input
- region
- channel
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/811—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using FETs as protective elements
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置に関し、特に半導体装置の入力保護
回路に適用して有効な技術に関するもので、たとえばMI
S素子やMISICに利用して有効な技術に関するものであ
る。
回路に適用して有効な技術に関するもので、たとえばMI
S素子やMISICに利用して有効な技術に関するものであ
る。
MISFETで構成された半導体集積回路装置（IC）の代表的
なものとしてMOSICが広く用いられているが、MOS素子の
ゲート絶縁膜の静電破壊を防止するために種々の入力保
護回路が提案されている。
なものとしてMOSICが広く用いられているが、MOS素子の
ゲート絶縁膜の静電破壊を防止するために種々の入力保
護回路が提案されている。
入力保護回路は、入力信号の印加されるボンディングパ
ッド（入力ボンディングパッド）と内部回路との間に介
挿される。入力保護回路は入力ボンディングパッドに印
加される異常なエネルギ、例えば静電エネルギを半導体
基板またはウエル領域に吸収し、異常な入力波形の立上
りをなまらせることを目的としている。
ッド（入力ボンディングパッド）と内部回路との間に介
挿される。入力保護回路は入力ボンディングパッドに印
加される異常なエネルギ、例えば静電エネルギを半導体
基板またはウエル領域に吸収し、異常な入力波形の立上
りをなまらせることを目的としている。
第８図にCMOSICに用いられる代表的な入力保護回路を示
す。符号１は、ＰチャネルMOSトランジスタ（FET）２と
ＮチャネルMOSトランジスタ（FET）３とによりなる内部
回路の入力ゲートを示す。内部回路の入力ゲート１の入
力側には、ＮチャネルMOSトランジスタ５が接続されて
いる。ＮチャネルMOSトランジスタ５によって構成され
る。入力信号がクランプするための等価的なMOSダイオ
ード６は、ソース又はドレイン領域である半導体領域と
半導体基板とのPN接合部とゲート酸化膜と接する半導体
基板の表面（サーフェス）部とから電荷を半導体基板に
逃がしている。さらに、このクランプ用MOSトランジス
タ６とボンディングパッド７との間には半導体基板内に
形成されたこれとは逆導電型の半導体領域からなる保護
抵抗８が直列に介挿される。保護抵抗８はクランプMOS
トランジスタ６に印加される電流を低減するとともに、
異常な入力信号の立上りをなまらせる。保護抵抗８はMO
Sトランジスタのソース又はドレイン領域となる半導体
領域の形成と同一工程で形成される。
す。符号１は、ＰチャネルMOSトランジスタ（FET）２と
ＮチャネルMOSトランジスタ（FET）３とによりなる内部
回路の入力ゲートを示す。内部回路の入力ゲート１の入
力側には、ＮチャネルMOSトランジスタ５が接続されて
いる。ＮチャネルMOSトランジスタ５によって構成され
る。入力信号がクランプするための等価的なMOSダイオ
ード６は、ソース又はドレイン領域である半導体領域と
半導体基板とのPN接合部とゲート酸化膜と接する半導体
基板の表面（サーフェス）部とから電荷を半導体基板に
逃がしている。さらに、このクランプ用MOSトランジス
タ６とボンディングパッド７との間には半導体基板内に
形成されたこれとは逆導電型の半導体領域からなる保護
抵抗８が直列に介挿される。保護抵抗８はクランプMOS
トランジスタ６に印加される電流を低減するとともに、
異常な入力信号の立上りをなまらせる。保護抵抗８はMO
Sトランジスタのソース又はドレイン領域となる半導体
領域の形成と同一工程で形成される。
本発明者の検討によると、保護抵抗に半導体領域を用い
たこのような入力保護回路には次のような問題点がある
ことが判明した。すなわち、近年の微細加工により保護
抵抗である半導体領域が浅くなっている。このため、ボ
ンディングパッド７と保護抵抗である半導体領域とのコ
ンタクト部周辺で半導体領域の接合部の破壊が起りやす
いということである。また、この半導体領域のみを深く
するには、工程上余分のマスクを必要とし製造上問題が
ある。
たこのような入力保護回路には次のような問題点がある
ことが判明した。すなわち、近年の微細加工により保護
抵抗である半導体領域が浅くなっている。このため、ボ
ンディングパッド７と保護抵抗である半導体領域とのコ
ンタクト部周辺で半導体領域の接合部の破壊が起りやす
いということである。また、この半導体領域のみを深く
するには、工程上余分のマスクを必要とし製造上問題が
ある。
一方、保護抵抗にポリシリコンを用いた場合、高電圧破
壊モードに弱くポリシリコンの熱溶断という問題があ
る。さらに、高速化のためにシリサイド化を行った場
合、保護抵抗の抵抗値が減少してしまうという問題点も
ある。
壊モードに弱くポリシリコンの熱溶断という問題があ
る。さらに、高速化のためにシリサイド化を行った場
合、保護抵抗の抵抗値が減少してしまうという問題点も
ある。
なお、CMOSICのゲート保護回路は、たとえば、日経マグ
ロウヒル社発行、日経エレクトロニクス、1983年１月31
日号、P138に示されている。
ロウヒル社発行、日経エレクトロニクス、1983年１月31
日号、P138に示されている。
本発明の目的は、MIS素子あるいはMISICの入力保護回路
の静電破壊耐圧を向上し得る技術を提供するものであ
る。
の静電破壊耐圧を向上し得る技術を提供するものであ
る。
本発明の他の目的は、入力保護回路の保護抵抗である半
導体領域の接合部破壊を防止しうるとともに、ポリシリ
コン抵抗の熱溶断を防止する技術を提供するものであ
る。
導体領域の接合部破壊を防止しうるとともに、ポリシリ
コン抵抗の熱溶断を防止する技術を提供するものであ
る。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、MIS型素子を有した内部回路の静電破壊を防
止するために、入力ボンディングパッドに抵抗を介さず
に、直接MISFET構造の保護素子を接続する。このMISFET
構造の保護素子の一方の半導体領域（ドレイン領域）の
面積を他方の半導体領域（ソース領域）の面積に比べて
大きくし、かつこの一方の半導体領域を入力ボンディン
グパッドと接続している。さらにMISFET構造の保護素子
のゲート電極と他方の半導体領域とを一定電位に固定し
ている。このため、入力ボンディングパッドに印加する
外部異常電位に対しては、この一方の比較的広い半導体
領域によって単位面積あたりの電荷が分散されて基板あ
るいはウエルに抜ける。したがって、入力保護回路の静
電破壊耐圧を向上させるものである。
止するために、入力ボンディングパッドに抵抗を介さず
に、直接MISFET構造の保護素子を接続する。このMISFET
構造の保護素子の一方の半導体領域（ドレイン領域）の
面積を他方の半導体領域（ソース領域）の面積に比べて
大きくし、かつこの一方の半導体領域を入力ボンディン
グパッドと接続している。さらにMISFET構造の保護素子
のゲート電極と他方の半導体領域とを一定電位に固定し
ている。このため、入力ボンディングパッドに印加する
外部異常電位に対しては、この一方の比較的広い半導体
領域によって単位面積あたりの電荷が分散されて基板あ
るいはウエルに抜ける。したがって、入力保護回路の静
電破壊耐圧を向上させるものである。
また、前記入力ボンディングパッドと内部回路との間に
直列に保護抵抗を介挿する場合、保護抵抗に半導体領域
あるいはポリシリコンのいずれを用いてもなんら問題は
ない。半導体領域を用いる場合、すでにMISFET構造の保
護素子によって異常なエネルギ（電流）がある程度吸収
されているので、浅い半導体領域でも接合部破壊が生じ
ない。さらに、シリサイドによる抵抗値減少に対して
は、保護抵抗に半導体領域を用いることにより対処でき
る。また、ポリシリコンを用いる場合も半導体領域と同
様の理由によって熱溶断から免れる。
直列に保護抵抗を介挿する場合、保護抵抗に半導体領域
あるいはポリシリコンのいずれを用いてもなんら問題は
ない。半導体領域を用いる場合、すでにMISFET構造の保
護素子によって異常なエネルギ（電流）がある程度吸収
されているので、浅い半導体領域でも接合部破壊が生じ
ない。さらに、シリサイドによる抵抗値減少に対して
は、保護抵抗に半導体領域を用いることにより対処でき
る。また、ポリシリコンを用いる場合も半導体領域と同
様の理由によって熱溶断から免れる。
〔実施例１〕 以下本発明の半導体装置の好ましい一実施例を第１図か
ら第３図を参照して説明する。
ら第３図を参照して説明する。
第１図は本発明を適用した部分を示す回路図である。符
号40は内部回路の初段の入力ゲートを示す。入力ゲート
40は、ＮチャネルMOSトランジスタ41とＰチャルルMOSト
ランジスタ42とによりなる。ＮおよびＰチャネルMOSト
ランジスタ41,42のおのおののドレイン領域は共通接続
され、内部のメモリ回路（図示せず）等が接続される端
子43に接続されている。また両ゲート電極は共通接続さ
れた保護抵抗44の一端に接続されている。ＮおよびＰチ
ャネルMOSトランジスタ41,42のソース領域は、各々、電
源VSS（接地電位）端子および電源VCC（＋5V）端子に接
続されている。
号40は内部回路の初段の入力ゲートを示す。入力ゲート
40は、ＮチャネルMOSトランジスタ41とＰチャルルMOSト
ランジスタ42とによりなる。ＮおよびＰチャネルMOSト
ランジスタ41,42のおのおののドレイン領域は共通接続
され、内部のメモリ回路（図示せず）等が接続される端
子43に接続されている。また両ゲート電極は共通接続さ
れた保護抵抗44の一端に接続されている。ＮおよびＰチ
ャネルMOSトランジスタ41,42のソース領域は、各々、電
源VSS（接地電位）端子および電源VCC（＋5V）端子に接
続されている。
保護抵抗44の他端は入力ボンディングパッド45に接続さ
れている。この入力ボンディングパッド45つまり保護抵
抗44の他端側には、MISFET構造の保護素子46が接続され
ている。Ｎ チャネルMOSトランジスタからなら保護素
子46のソース領域、ゲート電極はともに電源VSS端子に
接続されている。ＮチャネルMOSトランジスタ46の広い
面積を有する一方の半導体領域であるドレイン領域は、
前記ボンディングパッド45および保護抵抗44の他端に接
続されている。すなわち、ボンディングパッド45に印加
された過大なエネルギは、まず、ＮチャネルMOSトラン
ジスタ46の一方の半導体領域に印加される。保護素子46
は保護抵抗44とボンディグパッド45の間にその一つの端
子が接続される必要がある。
れている。この入力ボンディングパッド45つまり保護抵
抗44の他端側には、MISFET構造の保護素子46が接続され
ている。Ｎ チャネルMOSトランジスタからなら保護素
子46のソース領域、ゲート電極はともに電源VSS端子に
接続されている。ＮチャネルMOSトランジスタ46の広い
面積を有する一方の半導体領域であるドレイン領域は、
前記ボンディングパッド45および保護抵抗44の他端に接
続されている。すなわち、ボンディングパッド45に印加
された過大なエネルギは、まず、ＮチャネルMOSトラン
ジスタ46の一方の半導体領域に印加される。保護素子46
は保護抵抗44とボンディグパッド45の間にその一つの端
子が接続される必要がある。
このような構成において、ＮチャネルMOSトランジスタ4
6の一方の半導体領域の接合部およびゲート電極下の半
導体基板表面部を通じてボンディングパッド45に印加す
る異常なエネルギ（電荷）を分散して半導体基板に逃が
している。
6の一方の半導体領域の接合部およびゲート電極下の半
導体基板表面部を通じてボンディングパッド45に印加す
る異常なエネルギ（電荷）を分散して半導体基板に逃が
している。
このような本発明の作用をさらに詳細に説明するため
に、第２図および第３図に示す平面図および断面構造図
を参照する。
に、第２図および第３図に示す平面図および断面構造図
を参照する。
第３図は第２図のＸ−Ｘ矢視線に沿った断面図である。
第２図において、各絶縁膜57,64は省略している。両図
において、第１図に説明した保護抵抗は半導体領域54で
形成する。
第２図において、各絶縁膜57,64は省略している。両図
において、第１図に説明した保護抵抗は半導体領域54で
形成する。
第２図および第３図において、符号50はＰ型シリコン半
導体基板である。基板50内には比較的厚いフィールド酸
化膜51に囲まれた活性領域に、保護素子であるＮチャネ
ルMOSトランジスタ46と保護抵抗54と内部回路の一部で
ある入力ゲートとを示してある。ＮチャネルMOSトラン
ジスタ46にはドレインおよびソース領域であるN+型半導
体領域52,53が形成されている。保護抵抗は同じくN+型
半導体領域54によって形成されている。また第３図には
あらわれないが第２図に示されるN+型半導体領域55,56
のソースおよびドレイン領域が形成されている。符号5
7,58は、各々、ＮチャネルMOSトランジスタのゲート酸
化膜およびポリシリコンからなるゲート電極である。符
号59,60は、各々、入力ゲートのゲート酸化膜およびポ
リシリコンからなるゲート電極である。
導体基板である。基板50内には比較的厚いフィールド酸
化膜51に囲まれた活性領域に、保護素子であるＮチャネ
ルMOSトランジスタ46と保護抵抗54と内部回路の一部で
ある入力ゲートとを示してある。ＮチャネルMOSトラン
ジスタ46にはドレインおよびソース領域であるN+型半導
体領域52,53が形成されている。保護抵抗は同じくN+型
半導体領域54によって形成されている。また第３図には
あらわれないが第２図に示されるN+型半導体領域55,56
のソースおよびドレイン領域が形成されている。符号5
7,58は、各々、ＮチャネルMOSトランジスタのゲート酸
化膜およびポリシリコンからなるゲート電極である。符
号59,60は、各々、入力ゲートのゲート酸化膜およびポ
リシリコンからなるゲート電極である。
ＮチャネルMOSトランジスタのドレインN+型半導体領域5
2は、コンタクト孔61を介してアルミニウムの入力ボン
ディングパッド45に接続されている。さらにこの入力ボ
ンディングパッド45は、コンタクト孔63を介して保護抵
抗であるN+型半導体領域54の一端側に接続されている。
符号64はPSG（リンシリケートグラス）等の層間絶縁膜
である。また、ＮチャネルMOSトランジスタのソース領
域53は、コンタクト孔65を介して基準電位である接地電
位を供給するための配線66に接続されている。配線66に
はさらにＮチャネルMOSトランジスタのゲート電極58が
コンタクト孔67を介して接続されている。前記保護抵抗
であるN+型半導体領域54の他端側と入力ゲート40のゲー
ト電極60とは、アルミニウム配線68によって各々コンタ
クト孔69,70を通して接続されている。
2は、コンタクト孔61を介してアルミニウムの入力ボン
ディングパッド45に接続されている。さらにこの入力ボ
ンディングパッド45は、コンタクト孔63を介して保護抵
抗であるN+型半導体領域54の一端側に接続されている。
符号64はPSG（リンシリケートグラス）等の層間絶縁膜
である。また、ＮチャネルMOSトランジスタのソース領
域53は、コンタクト孔65を介して基準電位である接地電
位を供給するための配線66に接続されている。配線66に
はさらにＮチャネルMOSトランジスタのゲート電極58が
コンタクト孔67を介して接続されている。前記保護抵抗
であるN+型半導体領域54の他端側と入力ゲート40のゲー
ト電極60とは、アルミニウム配線68によって各々コンタ
クト孔69,70を通して接続されている。
このＮ−MOSトランジスタからなる保護素子を用いる実
施例において一方の半導体領域であるN+型ドレイン領域
52の面積が比較的大きいことが必要である。このこと
は、詳しくは後述するが、相補型MOSトランジスタから
なる保護素子を用いるタイプにおいても同じである。
施例において一方の半導体領域であるN+型ドレイン領域
52の面積が比較的大きいことが必要である。このこと
は、詳しくは後述するが、相補型MOSトランジスタから
なる保護素子を用いるタイプにおいても同じである。
ドレイン領域の面積と入力ボンディングパッドに印加さ
れる電圧とが、ドレイン領域と半導体基板との間のPN接
合の静電破壊耐圧にどのように影響するかを実験的に調
べた結果を示すのが第７図である。
れる電圧とが、ドレイン領域と半導体基板との間のPN接
合の静電破壊耐圧にどのように影響するかを実験的に調
べた結果を示すのが第７図である。
第７図において、横軸はドレイン領域の面積（×103μm
2）を示し、縦軸は入力ボンディングパッドに印加され
る電圧（Ｖ）を示す。また、○印はＮ−MOSトランジス
タ46のドレイン領域52と、半導体基板50との間のPN接合
が静電破壊したときの電圧を示す。Ｎ−MOSトランジス
タはドレイン面積に応じほぼ点線で示す値の静電破壊耐
圧を有することがわかる。したがって、たとえば、300V
以上の静電破壊耐圧を得るには、Ｎ−MOSトランジスタ
にあってはほぼ2000μm2以上のドレイン面積があればよ
いことがわかる。このようなドレイン領域の面積を与え
ることによって、ボンディングパッドからの電荷が分散
され、同時にサーフェスブレークダウンの生ずる領域の
長さを長くとることができるので静電破壊耐圧を向上さ
せることができる。
2）を示し、縦軸は入力ボンディングパッドに印加され
る電圧（Ｖ）を示す。また、○印はＮ−MOSトランジス
タ46のドレイン領域52と、半導体基板50との間のPN接合
が静電破壊したときの電圧を示す。Ｎ−MOSトランジス
タはドレイン面積に応じほぼ点線で示す値の静電破壊耐
圧を有することがわかる。したがって、たとえば、300V
以上の静電破壊耐圧を得るには、Ｎ−MOSトランジスタ
にあってはほぼ2000μm2以上のドレイン面積があればよ
いことがわかる。このようなドレイン領域の面積を与え
ることによって、ボンディングパッドからの電荷が分散
され、同時にサーフェスブレークダウンの生ずる領域の
長さを長くとることができるので静電破壊耐圧を向上さ
せることができる。
〔実施例２〕 実施例２について第４図乃至第６図を参照して説明す
る。
る。
実施例２は、相補型MOSトランジスタからなる保護素子
を用いる半導体装置の例である。すなわち、実施例２は
実施例１にＰチャネルMOSトランジスタからなる保護素
子47を追加した例である。したがって実施例１と同一の
機能を有する部分には同一の符号を付し、その説明を省
略する。
を用いる半導体装置の例である。すなわち、実施例２は
実施例１にＰチャネルMOSトランジスタからなる保護素
子47を追加した例である。したがって実施例１と同一の
機能を有する部分には同一の符号を付し、その説明を省
略する。
入力ボンディングパッド45、つまり保護抵抗44の他端側
には、２個のMISFET構造の保護素子46,47が接続されて
いる。Ｎ チャネルMOSトランジスタからなら保護素子4
6のソース領域、ゲート電極およびP-ウエル領域はとも
に電源VSS端子に接続され、Ｐ−チャネルMOSトランジス
タからなら保護素子47のソース領域、ゲート電極および
半導体基板はともに電源VCCに接続されている。そし
て、ＮおよびＰチャネルMOSトランジスタ46,47の比較的
広い面積を有する半導体領域である夫々のドレイン領域
は共通接続され、前記ボンディングパッド45および保護
抵抗44の他端に接続されている。
には、２個のMISFET構造の保護素子46,47が接続されて
いる。Ｎ チャネルMOSトランジスタからなら保護素子4
6のソース領域、ゲート電極およびP-ウエル領域はとも
に電源VSS端子に接続され、Ｐ−チャネルMOSトランジス
タからなら保護素子47のソース領域、ゲート電極および
半導体基板はともに電源VCCに接続されている。そし
て、ＮおよびＰチャネルMOSトランジスタ46,47の比較的
広い面積を有する半導体領域である夫々のドレイン領域
は共通接続され、前記ボンディングパッド45および保護
抵抗44の他端に接続されている。
このような構成において、ＮおよびＰチャネルMOSトラ
ンジスタ46,47の一方の半導体領域の接合部、および、
両ゲート電極下の半導体基板はウエル領域の表面部を通
じてボンディングパッド45に印加する異常なエネルギ
（電荷）を分散してウェル領域および半導体基板に逃が
している。
ンジスタ46,47の一方の半導体領域の接合部、および、
両ゲート電極下の半導体基板はウエル領域の表面部を通
じてボンディングパッド45に印加する異常なエネルギ
（電荷）を分散してウェル領域および半導体基板に逃が
している。
このような本発明の作用をさらに詳細に説明するため
に、第５図および第６図に示す平面図および断面構造図
を参照する。
に、第５図および第６図に示す平面図および断面構造図
を参照する。
第６図は第５図のＹ−Ｙ矢視線に沿った断面構造図であ
る。第５図において、絶縁膜64は省略してある。第４図
に説明した保護抵抗は半導体領域で形成するものとす
る。
る。第５図において、絶縁膜64は省略してある。第４図
に説明した保護抵抗は半導体領域で形成するものとす
る。
第５図および第６図において、入力ボンディングパッド
45の両側にＮチャネルMOSトランジスタ46とＰチャネルM
OSトランジスタ47とが配置されている。ＰおよびＮチャ
ネルMOSトランジスタ47,46のドレイン領域がボンディン
グパッド80に接続されるのであるが、この実施例ではド
レイン領域が２分割されている。すなわち、Ｎチャネル
MOSトランジスタ46は、第１および第２のドレイン領域8
3,84を有し、各々、コンタクト孔85,86を通してアルミ
ニウム配線81によってアルミニウムのボンディングパッ
ド45に接続されている。また、ＰチャネルMOSトランジ
スタ82は、第１および第２のドレイン領域87,88を有
し、各々、コンタクト孔89,90を通してアルミニウム配
線82によってボンディングパッド80に接続されている。
ドレイン領域を、集積度を低下させずに大面積にするた
め、ゲート電極95,96はコ字状に形成される。符号91お
よび92は、各々、基準電位である接地電位を印加するた
めの配線および電源電圧を印加するための配線である。
配線91および92は、各々、コンタクト孔93および94を通
して、Ｎ チャネルMOSトランジスタ81のソース領域78
およびＰ チャネルMOSトランジスタ82のソース領域79
に接続されている。これらドレイン領域とソース領域の
間の半導体基板表面上に形成されるポリシリコンからな
るゲート電極95,96は、各々コンタクト孔97,98を介し
て、配線91,92に接続されている。保護抵抗44はコンタ
クト孔86を介して、入力ボンディングパッド80と接続さ
れている。また符号99はＮ型シリコン半導体基板符号10
0はＰウエル領域である。
45の両側にＮチャネルMOSトランジスタ46とＰチャネルM
OSトランジスタ47とが配置されている。ＰおよびＮチャ
ネルMOSトランジスタ47,46のドレイン領域がボンディン
グパッド80に接続されるのであるが、この実施例ではド
レイン領域が２分割されている。すなわち、Ｎチャネル
MOSトランジスタ46は、第１および第２のドレイン領域8
3,84を有し、各々、コンタクト孔85,86を通してアルミ
ニウム配線81によってアルミニウムのボンディングパッ
ド45に接続されている。また、ＰチャネルMOSトランジ
スタ82は、第１および第２のドレイン領域87,88を有
し、各々、コンタクト孔89,90を通してアルミニウム配
線82によってボンディングパッド80に接続されている。
ドレイン領域を、集積度を低下させずに大面積にするた
め、ゲート電極95,96はコ字状に形成される。符号91お
よび92は、各々、基準電位である接地電位を印加するた
めの配線および電源電圧を印加するための配線である。
配線91および92は、各々、コンタクト孔93および94を通
して、Ｎ チャネルMOSトランジスタ81のソース領域78
およびＰ チャネルMOSトランジスタ82のソース領域79
に接続されている。これらドレイン領域とソース領域の
間の半導体基板表面上に形成されるポリシリコンからな
るゲート電極95,96は、各々コンタクト孔97,98を介し
て、配線91,92に接続されている。保護抵抗44はコンタ
クト孔86を介して、入力ボンディングパッド80と接続さ
れている。また符号99はＮ型シリコン半導体基板符号10
0はＰウエル領域である。
第５図のレイアウトにおいて、Ｎ チャネルMOSトラン
ジスタ46のドレイン領域とＰ チャネルMOSトランジス
タ47のドレイン領域との距離は、ラッチアップ防止のた
め所定の間隔へだてることが好ましい。実施例1,2にお
いて保護抵抗に半導体領域を用いたが、ポリシリコン抵
抗を用いることも同様になんら支障がない。
ジスタ46のドレイン領域とＰ チャネルMOSトランジス
タ47のドレイン領域との距離は、ラッチアップ防止のた
め所定の間隔へだてることが好ましい。実施例1,2にお
いて保護抵抗に半導体領域を用いたが、ポリシリコン抵
抗を用いることも同様になんら支障がない。
この相補型MOSトランジスタからなる保護素子を用いる
場合において、N+型ドレイン領域83,84およびP+型ドレ
イン領域87,88の面積を大きくする必要がある。
場合において、N+型ドレイン領域83,84およびP+型ドレ
イン領域87,88の面積を大きくする必要がある。
ドレイン領域の面積と、入力ボンディングパッドに印加
される電圧とが、ドレイン領域と半導体基板またはウエ
ル領域との間のPN接合の静電破壊耐圧にどのように影響
するかを、第７図を用いて説明する。
される電圧とが、ドレイン領域と半導体基板またはウエ
ル領域との間のPN接合の静電破壊耐圧にどのように影響
するかを、第７図を用いて説明する。
N+型ドレイン領域83,84とＰ型ウエル領域100との間のPN
接合が静電破壊したときの電圧は、第７図において○印
で示す値とほぼ同一である。Ｐ型ウエル領域100とＰ型
半導体基板50との不純物濃度の違いによって多少異な
る。
接合が静電破壊したときの電圧は、第７図において○印
で示す値とほぼ同一である。Ｐ型ウエル領域100とＰ型
半導体基板50との不純物濃度の違いによって多少異な
る。
Ｐ−MOSトランジスタのP+型ドレイン領域87,88とＮ型半
導体基板99との間のPN接合が静電破壊したときの電圧
は、×印で示される。Ｐ−MOSトランジスタはドレイン
面積に応じ、ほぼ実線で示す値の静電破壊耐圧を有する
ことがわかる。したがって、たとえば、300V以上の静電
破壊耐圧を得るには、Ｎ−MOSトランジスタにあっては
ほぼ2000μm2以上、Ｐ−MOSトランジスタにあってはほ
ぼ1500μm2以上あればよいことがわかる。つまり、実施
例２においては、ＮおよびＰ−MOSトランジスタそれぞ
れが2000μm2及び1500μm2以上のドレイン領域（入力ボ
ンディングパッドに接続される方の半導体領域）面積を
有すればよい。このような面積を与えることによって、
ボンディングパッドからの電荷が分散され、同時にサー
フェスブレークダウンの生ずる領域の長さを長くとるこ
とができるので静電破壊耐圧を向上させることができ
る。
導体基板99との間のPN接合が静電破壊したときの電圧
は、×印で示される。Ｐ−MOSトランジスタはドレイン
面積に応じ、ほぼ実線で示す値の静電破壊耐圧を有する
ことがわかる。したがって、たとえば、300V以上の静電
破壊耐圧を得るには、Ｎ−MOSトランジスタにあっては
ほぼ2000μm2以上、Ｐ−MOSトランジスタにあってはほ
ぼ1500μm2以上あればよいことがわかる。つまり、実施
例２においては、ＮおよびＰ−MOSトランジスタそれぞ
れが2000μm2及び1500μm2以上のドレイン領域（入力ボ
ンディングパッドに接続される方の半導体領域）面積を
有すればよい。このような面積を与えることによって、
ボンディングパッドからの電荷が分散され、同時にサー
フェスブレークダウンの生ずる領域の長さを長くとるこ
とができるので静電破壊耐圧を向上させることができ
る。
実施例２では、上記大面積のドレイン領域を集積度を低
下させることなく得るため、ゲート電極をコ字状とし、
２分割したドレイン領域の夫々をソース領域の両側（相
対向する２辺）にゲート電極を挾んで配置している。
下させることなく得るため、ゲート電極をコ字状とし、
２分割したドレイン領域の夫々をソース領域の両側（相
対向する２辺）にゲート電極を挾んで配置している。
（１） ボンディングパッドにMISFETを用いた保護素子
の一方の半導体領域を直接接続し、かつ、この一方の半
導体領域の面積を他方の半導体領域の面積に比べて大き
くしているので、MISFETを用いた保護素子の接合部とブ
レークダウンの生ずる部分とから電荷を分散して半導体
基板あるいはウエル領域に逃がすことができる。このた
め、入力保護回路の静電破壊耐圧が向上する。
の一方の半導体領域を直接接続し、かつ、この一方の半
導体領域の面積を他方の半導体領域の面積に比べて大き
くしているので、MISFETを用いた保護素子の接合部とブ
レークダウンの生ずる部分とから電荷を分散して半導体
基板あるいはウエル領域に逃がすことができる。このた
め、入力保護回路の静電破壊耐圧が向上する。
（２） 上記の理由で、保護抵抗に半導体領域からなる
抵抗を用いた場合、この半導体領域の接合深さが浅くて
もMISFETを用いた保護素子によって保護されるので高集
積の半導体装置が得られる。同様に、ポリシリコンから
なる抵抗の熱溶断も阻上できるので、シリサイド化によ
る低抵抗ポリシリコンを容易に実現できるという効果が
ある。
抵抗を用いた場合、この半導体領域の接合深さが浅くて
もMISFETを用いた保護素子によって保護されるので高集
積の半導体装置が得られる。同様に、ポリシリコンから
なる抵抗の熱溶断も阻上できるので、シリサイド化によ
る低抵抗ポリシリコンを容易に実現できるという効果が
ある。
（３） 保護抵抗とボンディングパッドとの間にMISFET
を用いた保護素子の大面積の半導体領域を接続したの
で、過大電流又は過大電圧が入力された場合の保護抵抗
の溶断又は接合の破壊を防止できる。
を用いた保護素子の大面積の半導体領域を接続したの
で、過大電流又は過大電圧が入力された場合の保護抵抗
の溶断又は接合の破壊を防止できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々可能で
あることはいうまでもない。たとえば内部回路はＮチャ
ネルMISFET又はバイポーラトランジスタとMISFETとから
なる回路であってもよい。入力保護抵抗はポリシリコン
であってもよい。ボンディングパッドは、ICチップの外
部から電圧が印加される端子であればどのような形状で
あってもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々可能で
あることはいうまでもない。たとえば内部回路はＮチャ
ネルMISFET又はバイポーラトランジスタとMISFETとから
なる回路であってもよい。入力保護抵抗はポリシリコン
であってもよい。ボンディングパッドは、ICチップの外
部から電圧が印加される端子であればどのような形状で
あってもよい。
本発明は、MIS型素子を用いた半導体素子および集積回
路に広く利用でき、特に高集積度の製品に適用して有効
である。
路に広く利用でき、特に高集積度の製品に適用して有効
である。
第１図は本発明の入力保護回路を示す図、 第２図および第３図は第１図の入力保護回路を用いた半
導体装置の平面図および断面図、 第４図は本発明の入力保護回路の他の実施例を示す図、 第５図および第６図は、第４図の入力保護回路を用いた
半導体装置の平面図および断面図、 第７図は、MIS保護素子の拡散層面積と静電破壊耐圧と
の関係を示す図、 第８図は、従来の入力保護回路を示す図である。 1,40……入力ゲート（内部回路）、４……クランプMOS
トランジスタ、7,45……入力ボンディングパッド、8,44
……保護抵抗、46,47……保護素子、50……半導体基
板、52……保護素子の一方の半導体領域、53……保護素
子の他方の半導体領域、57……ゲート絶縁膜、58……ゲ
ート電極、83,84,87,88……保護素子の一方の半導体領
域、95,96……ゲート電極。
導体装置の平面図および断面図、 第４図は本発明の入力保護回路の他の実施例を示す図、 第５図および第６図は、第４図の入力保護回路を用いた
半導体装置の平面図および断面図、 第７図は、MIS保護素子の拡散層面積と静電破壊耐圧と
の関係を示す図、 第８図は、従来の入力保護回路を示す図である。 1,40……入力ゲート（内部回路）、４……クランプMOS
トランジスタ、7,45……入力ボンディングパッド、8,44
……保護抵抗、46,47……保護素子、50……半導体基
板、52……保護素子の一方の半導体領域、53……保護素
子の他方の半導体領域、57……ゲート絶縁膜、58……ゲ
ート電極、83,84,87,88……保護素子の一方の半導体領
域、95,96……ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−57785（ＪＰ，Ａ) 特開 昭54−116887（ＪＰ，Ａ) 特開 昭56−146277（ＪＰ，Ａ) 特開 昭58−178610（ＪＰ，Ａ)
Claims (1)
- 【請求項１】外部からの入力信号を受け取る入力ボンデ
ィングパッドと、 この入力ボンディングパッドに接続される第１のＰチャ
ネルMISFETおよび第１のＮチャネルMISFETからなり、こ
の第１のＰチャネルMISFETと第１のＮチャネルMISFETの
ドレイン領域が共通に接続され、かつ第１のＰチャネル
MISFETと第１のＮチャネルMISFETのゲート電極が共通に
前記入力ボンディングパッドに接続される内部回路と、 この内部回路と前記入力ボンディングパッドとの間に直
列接続した保護抵抗と、第２のＰチャネルMISFETと第２
のＮチャネルMISFETとを含み、この第２のＰチャネルMI
SFETおよび第２のＮチャネルMISFETは、それぞれのソー
ス領域ならびにドレイン領域としての２つの半導体領域
とゲート電極とを有し、この第２のＰチャネルMISFETお
よび第２のＮチャネルMISFETのドレイン領域の面積が、
平面でみたときに前記第２のＰチャネルMISFETおよび第
２のＮチャネルMISFETのソース領域の面積より大きく形
成され、かつこの第２のＰチャネルMISFETおよび第２の
ＮチャネルMISFETのドレイン領域は、前記入力ボンディ
ングパッドが前記保護抵抗に接続される点より近い点で
前記入力ボンディングパッドに直接接続され、前記第２
のＰチャネルMISFETのゲート電極と前記第２のＰチャネ
ルMISFETのソース領域が第１の一定電位に固定され、前
記第２のＮチャネルMISFETのゲート電極と前記第２のＮ
チャネルMISFETのソース領域が第２の一定電位に固定さ
れる入力保護回路と、 を有することを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152996A JPH0691196B2 (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
| KR1019850004783A KR930008982B1 (ko) | 1984-07-25 | 1985-07-04 | 반도체집적회로장치 |
| US06/758,035 US4691217A (en) | 1984-07-25 | 1985-07-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59152996A JPH0691196B2 (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6132562A JPS6132562A (ja) | 1986-02-15 |
| JPH0691196B2 true JPH0691196B2 (ja) | 1994-11-14 |
Family
ID=15552670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59152996A Expired - Lifetime JPH0691196B2 (ja) | 1984-07-25 | 1984-07-25 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4691217A (ja) |
| JP (1) | JPH0691196B2 (ja) |
| KR (1) | KR930008982B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH065749B2 (ja) * | 1986-05-22 | 1994-01-19 | 日本電気株式会社 | 半導体装置 |
| JPH0616558B2 (ja) * | 1987-01-28 | 1994-03-02 | 三菱電機株式会社 | 半導体装置の入力保護装置 |
| JPS63202056A (ja) * | 1987-02-18 | 1988-08-22 | Toshiba Corp | 半導体集積回路 |
| JPS63208324A (ja) * | 1987-02-24 | 1988-08-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH061894B2 (ja) * | 1987-10-31 | 1994-01-05 | 日本電気株式会社 | サンプルホールド回路 |
| JPH0770614B2 (ja) * | 1988-06-14 | 1995-07-31 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3199808B2 (ja) * | 1991-05-14 | 2001-08-20 | セイコーインスツルメンツ株式会社 | 半導体集積回路装置 |
| US5257238A (en) * | 1991-07-11 | 1993-10-26 | Micron Technology, Inc. | Dynamic memory having access transistor turn-off state |
| KR950007572B1 (ko) * | 1992-03-31 | 1995-07-12 | 삼성전자주식회사 | Esd 보호장치 |
| JP3184298B2 (ja) * | 1992-05-28 | 2001-07-09 | 沖電気工業株式会社 | Ｃｍｏｓ出力回路 |
| JPH07321306A (ja) * | 1994-03-31 | 1995-12-08 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| DE4423591C2 (de) * | 1994-07-06 | 1996-08-29 | Itt Ind Gmbh Deutsche | Schutzstruktur für integrierte Schaltungen |
| US5654860A (en) * | 1995-08-16 | 1997-08-05 | Micron Technology, Inc. | Well resistor for ESD protection of CMOS circuits |
| US6507074B2 (en) | 1995-11-30 | 2003-01-14 | Micron Technology, Inc. | Structure for ESD protection in semiconductor chips |
| KR100298819B1 (ko) | 1995-11-30 | 2001-11-02 | 로데릭 더블류 루이스 | 반도체칩에서의정전기방전(esd)보호구조 |
| US5714785A (en) * | 1996-01-16 | 1998-02-03 | Vlsi Technology, Inc. | Asymmetric drain/source layout for robust electrostatic discharge protection |
| KR970072681A (ko) * | 1996-04-03 | 1997-11-07 | 김광호 | 기판 바이어스가 분리된 회로에서의 정전기 보호회로 |
| JPH08298292A (ja) * | 1996-06-14 | 1996-11-12 | Matsushita Electron Corp | 半導体集積回路 |
| US6191633B1 (en) * | 1997-09-12 | 2001-02-20 | Nec Corporation | Semiconductor integrated circuit with protection circuit against electrostatic discharge |
| US6090650A (en) * | 1997-09-30 | 2000-07-18 | Intel Corporation | Method to reduce timing skews in I/O circuits and clock drivers caused by fabrication process tolerances |
| US7855862B1 (en) * | 2006-03-28 | 2010-12-21 | Cypress Semiconductor Corporation | Electrostatic discharge (ESD) circuit and method that includes P-channel device in signal path |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3947727A (en) * | 1974-12-10 | 1976-03-30 | Rca Corporation | Protection circuit for insulated-gate field-effect transistors |
| JPS60786B2 (ja) * | 1975-11-07 | 1985-01-10 | 株式会社東芝 | 絶縁ゲ−ト型電界効果トランジスタ集積回路 |
| JPS54116887A (en) * | 1978-03-02 | 1979-09-11 | Nec Corp | Mos type semiconductor device |
| JPS56146277A (en) * | 1980-04-15 | 1981-11-13 | Toshiba Corp | Semiconductor device |
| US4342045A (en) * | 1980-04-28 | 1982-07-27 | Advanced Micro Devices, Inc. | Input protection device for integrated circuits |
| JPS577969A (en) * | 1980-06-18 | 1982-01-16 | Toshiba Corp | Semiconductor integrated circuit |
| US4609931A (en) * | 1981-07-17 | 1986-09-02 | Tokyo Shibaura Denki Kabushiki Kaisha | Input protection MOS semiconductor device with zener breakdown mechanism |
| JPS58162065A (ja) * | 1982-03-20 | 1983-09-26 | Nippon Gakki Seizo Kk | ゲ−ト保護回路 |
| JPS58178610A (ja) * | 1982-04-12 | 1983-10-19 | Toshiba Corp | 半導体集積回路 |
-
1984
- 1984-07-25 JP JP59152996A patent/JPH0691196B2/ja not_active Expired - Lifetime
-
1985
- 1985-07-04 KR KR1019850004783A patent/KR930008982B1/ko not_active Expired - Fee Related
- 1985-07-23 US US06/758,035 patent/US4691217A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4691217A (en) | 1987-09-01 |
| KR860001479A (ko) | 1986-02-26 |
| JPS6132562A (ja) | 1986-02-15 |
| KR930008982B1 (ko) | 1993-09-17 |
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