JPS60223319A - ５０％デユ−テイサイクル出力信号を持つた周波数２倍器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、入力信号の周波数の２倍の周波数を持った出
力信号を供給する電子回路に関するものである。

周波数２倍器は従来公知であり、入力信号の周波数の２
倍の周波数を持った出力信号を供給する為に使用される
。周波数２倍器は長年ラジオ周波数の仕事に使用されて
おり、例えば、低い周波数を持ったクリスタル又はその
他のオシレータから発生される高周波数信号を供給する
為に使用されていた。これらは、シリコンＭＯ８技術に
おいては容易に再現不可能な値や公差を持った部品を必
要とする。

周波数２倍器は、又、フェーズロックループを使用して
構成することも可能である。フェーズロックループを使
用することは、シリコン上で大きな面積を必要とし且つ
最終的な出力信号においてジッタ（即ち、僅かであるが
不所望の周波数のシフト）を発生する複雑な回路を必要
とする。フェーズロックループを使用する周波数２倍器
は、例えば、　Ｆ０Ｍ＋Ｇａｒｄｎｅｒの「フェーズロ
ック技術」、ジョンワイリーアンドサンズ、インコーホ
レイテッド、７８頁、１９６６年、に記載されている。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良された周波数２
倍器を提供することを目的とする。

本発明によれば、独特の周波数２倍器回路を使用してお
り、それはオペアンプや、論理ゲートや、抵抗や、コン
デンサや、スイッチ等の僅かの標準的な部品のみを必要
とするに過ぎない。成る種の従来の周波数２倍器と対比
して、本発明に基づいて構成される周波数２倍器は、フ
ェーズロックループを使用することを必要とはせず、従
って回路構成が著しく簡単化されている。更に１本発明
に基づいて構成される周波数２倍器はフィードバック技
術を利用しており、それは出力信号のデユーティ−サイ
クルが５０％か又はその他の予め定めた値であることを
確保している。

以下、添付の図面を参考に本発明の具体的な実施の態様
に付いて詳細に説明する。

本発明に基づいて構成された周波数２倍器の１実施例を
第１図に概略示しである。周波数２倍器１０は、周波数
ｆを持った入力信号Ｖｉｎを受け取る為の入力端子１１
を有している。周波数２倍器１０は、更に、入力電圧Ｖ
ｉｎの周波数の２倍である周波数２ｆを持った出力電圧
Ｖｏｕｔを供給する出力端子２４を有している。入力信
号Ｖｉｎを第２図に概略示してあり、それは典型的に約
５００Ｈｚ乃至３　ＫＨｚの範囲ないであり、約３０％
乃至７０％の範囲内のデユーティサイクルを持っている
。

一層高い周波数を持った入力信号を使用することが可能
であり、従って、所望により、一層高い周波数の出力信
号が与えられる。入力信号Ｖｉｎは排他的ＯＲゲート１
３の一方の入力リードへ直接的に印加される。入力電圧
Ｖｉｎも遅延手段１２の入力リード１２ａへ印加され、
その出力リード１２ｂはＯＲゲート１３の他方の入力リ
ードへ接続されている。遅延手段１２は適宜の遅延手段
を有することが可能であって、第７図に示した如く、出
力側に容量負荷を設けた一連のインバータで構成するこ
とが可能である。本発明の１実施例においては、遅延手
段１２が排他的ＯＲゲート１３の第２人力リードへ遅延
させた入力信号を印加する前に数マイクロ秒だけ入力信
号Ｖｉｎ・を遅延させる。

通常所望されることであるが、遅延手段１２によって与
えられる遅延は、論理Ｏ出力信号を供給する為にＮＯＲ
ゲート１４がその出力リードを負の供給電圧へ帯電する
のに充分なものである。

従って、排他的ＯＲゲート１３は出力ノード４９上に出
力電圧■４９（第３図に示しである）を供給する。第３
図から理解される如く、入力信号Ｖｉｎの各上昇及び下
降信号に応答して短い時間期間（略遅延手段１２によっ
て与えられる時間遅延と等しい）ｖ４９は高となる。従
って、信号ｖ４９は入力電圧Ｖｉｎの周波数の２倍であ
る周波数２ｆを有している。然し乍ら、Ｖ４９は、大体
、屡々所望される、５０％のデユーティサイクルをもつ
ものではなく、２Ｔ１／Ｔ、のデユーティサイクルを持
っている。尚、Ｔ□は遅延手段１２によって与えられる
遅延であり、Ｔ２＝１／ｆ＝Ｖｉｎの周期である。第１
図に示した回路の残りの部分は１．２ｆの周波数を持っ
ており且つ５０％のデューテサイクルを持った出力信号
Ｖｏｕｔを供給すべく機能する。

端子１５が正の供給電圧Ｖｄｄ（通常５ボルト）へ接続
されている。コンデンサ２０と共に、スイッチ１６及び
１８は、スイッチトキャパシタ抵抗等価物として機能す
る。第１図に示した本発明の実施例においては、スイッ
チ１６及び１８は、夫々、クロック信号φ及びＭによっ
て制御されるＮチャンネルＭＯＳトランジスタである。

スイツチトキャパシタ抵抗等価物は従来公知であり、従
って本明細書においての詳細な説明は割愛する。スイッ
チトキャパシタ抵抗等価物の動作に付いての一層詳細な
説明はＢ、Ｊ、　Ｈｏ５ｔｉｃａ、　Ｒ，Ｌ　Ｂｒｏｄ
ｅｒｓｅｎ、　Ｐ、　Ｒ，Ｇｒａｙの「スイッチトキャ
パシタ積分器を使用したＭＯ８Ｏ８採取ブーツフィルタ
ｊ　、　ＩＥＥＥジャーナルオブソリツドステートサー
キツツ、１９７７年１２月、６００乃至６０９頁、に記
載されている。

クロック信号φ及びＴは、好適には、約１０ＫＩＩｚ乃
至５００ＫＨｚの範囲内の周波数ｆφを持っており、−
古人力信号は約Ｉ　ＫＨｚ乃至５０ＫＨｚの範囲内の周
波数を持っている。スイッチ１６及び１８とコンデンサ
２０とで形成されるスィッチ１〜キヤパシサ抵抗等価物
はコンデンサ２１を充電して時定数（Ｃ２１／Ｃ２０）
ｆ　＄で電圧Ｖｄｄを供給する。尚、Ｃ２１はコンデン
サ２１の容量（典型的には約”７０ｐＦ）であり、Ｃ２
０はコンデンサ２０の容量（典型的には約１　ｐＦ）で
あり、ｆφはクロックφ及び灸の周波数である。

本発明の１実施例においては、スイッチ１７．１９及び
コンデンサ２０の代りに抵抗を使用している。この実施
例は一層大きな面積を必要とし、且つ抵抗値における一
層大きな変化に起因して歩留まりが低く　（ＭＯＳ技術
を使用して回路を構成する場合）、従ってその結果得ら
れる時定数には一層大きな変動が発生する。

端子５０上に発生される電圧Ｖ５０を第４図に示しであ
る。ＮＯＲゲート１４が論理Ｏ出力信号粉供給するとコ
ンデンサ２１は放電されるが、これが発生する１つの場
合は排他的ＯＲゲート１３からの論理１出力信号に応答
してである。従って、Ｖ　４’　９が高となると、ＮＯ
Ｒゲート１４の出力信号は低となり且つ電圧Ｖ５０はこ
れに従い第４図に示した如く放電される。

電圧比較器２２の反転入力リードはノード５０へ接続さ
れており、その非反転入力リードはオペアンプ２７の出
力リードへ接続されている。比較器２２からノード５１
上に現れる出力信号Ｖ５１は、Ｖ２Ｏがオペアンプ２７
の出力リード上に与えられる電圧よりも低い値へ放電さ
れると正（論理１）となる。オペアンプ２２の出力リー
ドはインバータ２３の入力リードへ接続されており、該
インバータの出力リードは出力端子２４へ接続されてい
て出力信号ｖＯｕｔを供給し、且つ抵抗２５を介してオ
ペアンプ２７の非反転入力リードへ供給される。コンデ
ンサ２６はオペアンプの非反転入力リードと接地との間
に接続されている。抵抗２８は接地とオペアンプ２７の
反転入力リードとの間に接続されており、且つ抵抗２９
はオペアンプ２７の反転入力リードとオペアンプ２７の
出力リードとの間に接続されており、その際にオペアン
プ２７に閉ループ利得Ｇ　＝　１　＋　（Ｒ２９／Ｒ２
８）を持たせている。尚、Ｇ＝オペアンプ２７の閉ルー
プ利得（典型的に１乃至１０）　、Ｒ２８＝抵抗２８の
抵抗値、　Ｒ２９＝抵抗２９の抵抗値、である。

コンデンサ２６は出力電圧Ｖｏｕｔを積分し、オペアン
プ２７はオペアンプ２２の非反転入力リード八Ｇ　Ｓ　
Ｖｏｕｔ　ｄ　ｔに等しい増幅した信号を供給する。

安定性の為に、オペアンプ２７の出力リード上の電圧は
比較的一定とすべきである。このことは、Ｖ　ｏ　ｕ　
ｔが高の場合の積分Ｖｏｕｔｃｌｔの結果はＶ、ｏｕｔ
が低の場合の積分Ｖｏｕｔｄｔの結果と等しいことを必
要とする。そうでないと、正味の電流が積分器へ流れ込
み、出力電圧を変化させる。オペアンプ２７を介して負
のフィードバックを与える為に、出力信号■Ｏｕｔは５
０％のデユーティサイクルを維持する。例えば、出力信
号■ｏｕｔが５０％より小さなデユーティサイクルを持
っており、各サイクルの間、Ｖｏｕｔが論理１であるよ
りも長い間論理０であると、コンデンサ２６上にストア
される電圧はｖｏｕｔのデユーティサイクルが５０％で
ある場合よりも小さくなる。この減少された電圧がオペ
アンプ２７の非反転入力リードへ印加されると、オペア
ンプ２７はオペアンプ２２の非反転入カリードへ減少さ
れた出力電圧を供給する。オペアンプ２２からの出力信
号Ｖ５１は、電圧Ｖ５０がオペアンプ２７の出力電圧よ
りも大きい場合に論理０であり、その際Ｖ５１に一層長
い時間期間に渡って論理０の値を持たせ、それは更に出
力信号Ｖｏｕｔに増加した時間期間の間論理１出力信号
を持たせる。逆に、出力信号Ｖｏｕｔが５０％よりも大
きなデユーティサイクルを持っており、各サイクルの間
Ｖｏｕｔが論理Ｏであるよりも論理１である方が長い場
合、コンデンサ２６上にストアされた電圧はＶｏｕｔの
デユーティサイクルが５０％である場合よりも一層大き
くなる。この増加された電圧がオペアンプ２７の非反転
入力リードに印加されると、オペアンプ２７はオペアン
プ２２の非反転入力リードへ増加した出力電圧を供給す
る。

オペアンプ２２からの出力信号Ｖ５１は、電圧■５０が
オペアンプ２７の出力電圧よりも大きい場合に論理０で
あり、その際にＶＳ２に一層長い時間期間の間論理Ｏの
値を持たせ、それは更に出力信号Ｖｏｕｔに増加した時
間期間の間論理１出力信号を持たせる。

この様に、オペアンプ２７によって与えられるフィード
バックは５０％のデユーティサイクルを持った出力信号
Ｖｏｕｔを供給する。

本発明の別の実施例においては、５０％以外のデユーテ
ィサイクルを持った出力信号Ｖ　ｏｕｔを供給すること
が所望される場合である。この実施例においは、積分器
１２７（第１図）は第８図の積分器２２７で置換されて
いる。第８図の積分器２２７はインバータ２９とバッフ
ァ３０を加えたものと同じである。インバータ２９は、
その入力リードでオペアンプ２７からの出力信号を受け
取るインバータである。バッファ３０はその入力リード
上にインバータ２９からの出力信号を受け取るインバー
タであり、それはその出力リード２７−１上にオペアン
プ２２（第１図）の非反転入力リードへの出力信号を供
給する。バッファ３０は、従来公知の多数の方法の何れ
かで発生される正の基準電圧＋Ｖｒｅｆと負の基準電圧
−Ｖｒｅｆによって電力が供給される。＋Ｖ　ｒｅｆ及
び−Ｖｒｅｆの大きさは、出力リード２４（第１図）上
に供給される出力信号Ｖｏｕｔの所望のデユーティサイ
クルを供給すべく選択されている。従って、デユーティ
サイクルはＤ　＝　（＋Ｖｒｅｆ）／（ｌ＋Ｖｒｅｆｌ
　＋１−Ｖｒｅｆｌ）として定義される。従って、６０
％のデユーティサイクルが所望される場合には、’＋Ｖ
ｒｅｆの大きさは−Ｖｒｅｆの大きさの１．５倍でなけ
ればならない。逆に、２５％のデユーティサイクルが所
望される場合には、＋Ｖｒｅｆの大きさは−Ｖｒｅｆの
大きさの１７３でなければならない。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明に基づいて構成された周波数２倍器の１
実施例の概略図、第２図は第１図に示した周波数２倍器
に印加される入力信号Ｖｉｎの説明図、第３図は第１図
に示した周波数２倍器のノード４９において与えられる
電圧Ｖ４９の説明図、第４図は第１図の回路のノード５
０において与えれる電圧Ｖ５０の説明図、第５図は第１
図の回路のノード５１において与えられる電圧Ｖ５１の
説明図、第６図は第１図の回路によって与えられる出力
電圧Ｖｏｕｔの説明図、第７図は第１図に示した遅延手
段１２の１実施例を示した説明図、第８図は５０％以外
の出力信号を供給する本発明の周波数２倍器の積分器の
１例を示した説明図、である。 （符号の説明） １０：周波数２倍器 １１：入力端子 １２：遅延手段 １２７：積分器 ２４：出力端子 図面の浄書（内容に変更なし） ３ 手習、ニー？’ｒＬｒ正書 昭和６０年５月２５日 特許庁長官　志　賀　学　殿 １、事件の表示　昭和６０年　特　許　願　第３６７０
８号３、補正をする者 事件との関係　特許出願人 ４、代理人

Claims (1)

1. 【特許請求の範囲】 ■１周波数２倍器回路において、入力信号を受け取る入
   力端子と、前記入力信号の周波数の２倍の周波数を持っ
   た出力信号を供給する出力端子と、前記入力端子へ接続
   されている入力リードを具備しており且つ出力端子を具
   備する遅延手段と、前記入力端子へ接続した第１人力リ
   ードと前記遅延手段の前記出力リードへ接続した第２人
   力リードと前記入力信号の周波数の２倍の周波数を持っ
   た中間信号を供給する出力リードとを具備する排他的Ｏ
   Ｒゲートと、前記中間信号のデユーティサイクルを所望
   のデユーティサイクルと等しく調整する手段とを有する
   ことを特徴とする周波数２倍器回路。 ２、特許請求の範囲第１項において、前記調整手段が、
   前記中間信号に応答して大きさが増加するランプ電圧を
   供給する手段と、前記出力電圧を積分して積分した電圧
   を供給する手段と、前記ランプ電圧と前記積分した電圧
   とを比較する手段であって前記ランプ電圧が前記積分し
   た電圧よりも大きい場合に論理１出力電圧を発生し且つ
   前記ランプ電圧が前記積分した電圧よりも小さい場合に
   論理０出力電圧を発生する比較手段とを有することを特
   徴とする周波数２倍器回路。 ３、特許請求の範囲第２項において、前記積分する手段
   は正の電圧源＋Ｖｒｅｆ及び負の電圧源−Ｖｒｅｆによ
   って電力を受け前記出力信号のデユーティ−サイクルＤ
   は Ｄ　＝　（＋Ｖｒｅｆ）／（１＋Ｖｒｅｆｌ　＋　Ｉ　
   −Ｖｒｅｆｌ）で定義されることを特徴とする周波数２
   倍器回路。