DE4407054C2

DE4407054C2 - Schaltungsanordnung zur Umformung von sinusförmigen Signalen in rechteckförmige Signale

Info

Publication number: DE4407054C2
Application number: DE19944407054
Authority: DE
Inventors: Richard Heinz
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1994-03-03
Filing date: 1994-03-03
Publication date: 1999-11-18
Anticipated expiration: 2014-03-04
Also published as: DE4407054A1

Description

Die Erfindung geht aus von einer Schaltungsanordnung zur Umformung von sinusförmigen Signalen in rechteckförmige Signale, welche Schaltungsanordnung mindestens einen Komparator aufweist, dessen einer Eingang mit einem sinusförmigen Signal und dessen anderer Eingang mit einem Regelsignal beaufschlagt ist, das ein Integrator von einem an einem Ausgang des Komparators abnehmbaren rechteckförmigen Signals erzeugt.

Eine derartige Schaltungsanordnung benötigt man beispielsweise zur Aufbereitung von sinusförmigen Signalen, die ein inkrementaler Drehgeber zur Drehzahlregelung eines Gleichstrommotors abgibt. Übliche inkrementale Drehgeber, die nach einem opto-elektrischen Abtastprinzip arbeiten, erzeugen zwei Signale, von denen das eine Signal (Φ1) einen etwa kosinusförmigen Verlauf und das andere Signal (Φ2) einen etwa sinusförmigen Verlauf aufweist. Die beiden Signale sind jedoch nicht vollkommen gleichstromfrei; außerdem beträgt die Phasenverschiebung zwischen den beiden Signalen nicht genau 90°. Der für eine nachfolgende Signalverarbeitung störende Gleichstromfehler läßt sich zwar durch eine aufwendige Justierung vermeiden; die Justierung ist jedoch nicht langzeitstabil. Der ebenfalls störende 90°- Phasenfehler wird durch Positionsfehler des opto elektrischen Abtastsystems verursacht. Eine Justage ist nicht möglich, da in der Regel feste Abtastgitter benutzt werden. Werden die fehlerhaften Signale in je einem Komparator ausgewertet, entstehen Signale, deren Tastverhältnis nicht genau 1 : 1 ist und deren Phasenverschiebung zueinander nicht genau 90° beträgt.

Zur Erhöhung der Auflösung und damit zur Verbesserung der Regelgenauigkeit wertet man jede Flanke der beiden Signale aus. Es wird eine Impulsverdopplung der beiden Signale vorgenommen, die infolge der zuvor beschriebenen Fehler zu einer Impulsreihe führt, in der die zeitlichen Abstände der aufeinanderfolgenden Impulse nicht gleich lang sind und in der die Impulse darüber hinaus einen Phasenjitter aufweisen. Die Fehler wiederholen sich im Rhythmus der Grundwelle des nicht vervielfältigten Signals.

Bei der Drehzahlregelung eines Capstanmotors für ein professionelles Videomagnetbandgerät soll die Drehzahl möglichst schnell und genau einer Führungsgröße folgen, um Störgrößen auszuregeln. Dabei muß die Positionserfassung des opto-elektrischen Abtastsystems einen Frequenzbereich von 0 Hz bis +/-300 kHz erfassen, damit eine Drehzahlregelung in einem Frequenzbereich von 120 Hz bis 300 kHz folgen kann. Bei der langsamsten Drehzahl, entsprechend einer Impulsfrequenz von 120 Hz, ist jedoch aufgrund reglungstechnischer Stabilitätskriterien kein befriedigendes Ergebnis zu erzielen, weil der Phasenjitter im Regelsystem eine so große Signalamplitude hervorruft, daß das Regelsystem übersteuert und/oder der Phasenjitter auf das Regelsystem einwirkt und so zu Drehzahlfehlern und Störgeräuschen führt.

Aus der japanischen Patentanmeldung JP 56-156053 ist bereits eine Schaltungsanordnung zur Umwandlung eines sinusförmigen Signals in ein rechteckförmiges Signal bekannt. Bei dieser bekannten Schaltungsanordnung hält ein Regelsystem das Tastverhältnis des rechteckförmigen Signals konstant. Das Regelsystem weist einen Tastverhältnisdetektor auf, der proportional von hohen und niedrigen Pegeln des von einem Komparator ausgegebenen rechteckförmigen Signals zwei Mittelwertsignale erzeugt, die in einer Vergleichseinrichtung zur Ableitung eines Schwellwertsignals miteinander verglichen werden. Das abgeleitete Schwellwertsignal ist dem einen Eingang eines Komparators aufgeschaltet, dem das sinusförmige Signal zugeführt ist und der das rechteckförmige Signal ausgibt.

Ferner ist aus der EP 0 155 041 A2 eine Frequenzverdopplerschaltung bekannt, die ein Impulssignal mit einem Tastverhältnis von 1 : 1 erzeugt. Bei dieser Frequenzverdopplerschaltung wird ein Eingangssignal einmal direkt und ein anderes Mal verzögert den Eingängen eines EXOR-Gatters zugeführt. An dem Ausgang des EXOR-Gatters ist ein Impulssignal doppelter Frequenz abnehmbar. Das Tastverhältnis des erhaltenen Impulssignals wird durch die Verzögerungszeit eines Verzögerungselementes bestimmt. Ein durch die EXOR-Verknüpfung erhaltenes Impulssignal wird nachfolgend in ein rampenförmiges Signal umgewandelt und einem Eingang eines Komparators zugeführt. An einem anderen Eingang dieses Komparators liegt eine Spannung, die durch Integration eines von dem Komparator abgegebenen Ausgangsimpulssignals abgeleitet ist. Nachteilig ist, daß diese bekannte Frequenzverdopplerschaltung einem in der Impulsfolgefrequenz schwankenden Impulssignal nur innerhalb eines kleinen Schwankungsbereichs folgen kann. Bei größeren Schwankungen bleibt das angestrebte Tastverhältnis des Ausgangsimpulssignals von 1 : 1 nicht konstant. Weder bei dieser bekannten Schaltungsanordnung noch bei der zuvor erwähnten Schaltungsanordnung werden 90°-Phasenfehler erfaßt und beseitigt.

Ferner ist aus US 3743945 ein Multifrequenz-Empfänger zur Verwendung in Tele kommunikationssystemen bekannt, welcher eine Schaltungsanordnung zur Umwandlung von sinusförmigen Eingangssignalen in Rechtecksignale enthält. Diese auch als Signalbe grenzer bezeichnete Schaltungsanordnung weist einen ersten und zweiten Komparator auf, deren erste Eingänge mit einem ersten sinusförmigen Signal und deren zweite Eingänge mit einem ersten und zweiten Regelsignal beaufschlagt sind. In gleicher Weise ist die Ver schaltung eines dritten und vierten Komparators vorgenommen. Die Ausgangssignale der Komparatoren sind dann einer logischen Verknüpfungseinrichtung zugeführt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die zwei phasen verschobene sinusförmige Signale in 90°-phasenverschobene Impulssignale mit je einem Tastverhältnis von 1 : 1 umge wandelt.

Diese Aufgabe wird gelöst durch einen ersten und zweiten Komparator, deren erste Eingänge mit einem ersten sinusförmigen Signal und deren zweite Eingänge mit einem ersten und zweiten Regelsignal beaufschlagt sind, einen zweiten und dritten Komparator, deren erste Eingänge mit einem zweiten sinusförmigen Signal und deren zweite Eingänge mit einem dritten und vierten Regelsignal beaufschlagt sind, eine logische Verknüpfungseinrichtung, deren Eingängen die Ausgangssignale der ersten bis vierten Komparatoren zugeführt sind und an deren Ausgängen erste, zweite und dritte rechteckförmige Signale abnehmbar sind, von denen die ersten und zweiten rechteckförmigen Signale zueinander um 90° phasenverschoben sind und das dritte rechteckförmige Signal gegenüber dem ersten und zweiten rechteckförmigen Signal frequenzverdoppelt ist, einen ersten, zweiten und dritten Integrator zur Integration des ersten, zweiten und dritten rechteckförmigen Signals und eine Einrichtung zur Ableitung von ersten bis vierten Regelsignalen durch Verknüpfung der von dem ersten, zweiten und dritten Integrator abgegebenen Signale.

Die erfindungsgemäße Schaltungsanordnung ist selbstabgleichend und alterungsstabil. Die Regelspannungen für die einzelnen Komparatoren werden abhängig vom Tastverhältnis und dem 90°-Phasenfehler der ausgegebenen rechteckförmigen Signale so beeinflußt, daß das Tastverhältnis jedes rechteckförmigen Signals 1 : 1 und die Phasenverschiebung der Signale zueinander je nach Drehrichtung +/-90° wird. Auf eine aufwendige Justierung der opto-elektrischen Abtasteinrichtung eines inkrementalen Drehgebers kann daher verzichtet werden. Darüber hinaus kann vorteilhaft ein inkrementaler Drehgeber mit relativ geringer Impulszahl verwendet werden, da durch eine Impulsvervierfachung die Impulsfrequenz erhöht wird, ohne daß ein zusätzlicher Phasenjitter auftritt.

Nach einer Weiterbildung der Erfindung genügt die logische Verknüpfungseinrichtung folgenden Wahrheitstabellen:

Tabelle 1

Tabelle 2

Tabelle 3

In den Tabellen bezeichnet A das Ausgangssignal des ersten Komparators, B das Ausgangssignal des zweiten Komparators, C das Ausgangssignal des dritten Komparators und D das Ausgangssignal des vierten Komparators. Mit Q1, Q2 und Q3 sind die Ausgangssignale der logischen Verknüpfungseinrichtung, mit L ein niedriger, z. B. Null Volt, und mit H ein hoher logischer Pegel, z. B. Vcc Volt, bezeichnet.

Aufgrund dieser Wahrheitstabellen ordnet die logische Verknüpfungseinrichtung den vier Signalübergängen pro Periode jeweils einen bestimmten Komparator zu. Diese Zuordnung erfolgt unabhängig von der Drehzahl und der Drehrichtung des inkrementalen Drehgebers. Die logische Verknüpfungseinrichtung ist zweckmäßigerweise als programmierbare Logik in Form eines PAL, GAL oder ASIC ausgeführt.

Nach einer anderen Ausgestaltung der Erfindung besteht die Einrichtung zur Ableitung des ersten bis vierten Regelsignals im wesentlichen aus einem matrixförmigen Widerstandsnetzwerk, in welchem die von den Integratoren abgegebenen Ausgangssignale in Verbindung mit einer Invertierstufe linear addiert werden, so daß eine kontinuierliche Regelung der einzelnen Komparatoren möglich ist.

Nach einer anderen Weiterbildung der Erfindung sind die einzelnen Integratoren mit Operationsverstärkern aufgebaut, bei welchen in einer Zuleitung zum invertierenden Eingang ein Widerstand eingefügt ist, der invertierende Eingang mit dem Ausgang über einen Kondensator verbunden ist und der nicht invertierende Eingang an einem mittleren Potential, z. B. 1/2 Vcc Volt, liegt.

Um bei einem Stillstand des Drehgebers einer Gefahr von Selbsterregung des Regelsystems zu begegnen, ist nach einer wieder anderen Weiterbildung jeder der Integratoren mit einer Schalteinrichtung ausgestattet, die bei einem Unterschreiten der Drehfrequenz um einen bestimmten Wert den Integrationsvorgang des Integrators unterbricht.

Weitere Vorteile und Einzelheiten der Erfindung werden anhand eines Ausführungsbeispiels in der Zeichnung darge stellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild zur Drehzahlregelung eines Gleichstrommotors nach dem Stand der Technik,

Fig. 2 eine Schaltungsanordnung zur Umformung von zwei sinusförmigen Signalen in drei rechteckförmige Signale gemäß der Erfindung,

Fig. 3 Spannungs-Zeit-Diagramme zur Erläuterung der Schaltungsanordnung gemäß der Fig. 3,

Fig. 4 eine mögliche Schaltungsanordnung der logischen Verknüpfungseinrichtung und

Fig. 5 Schaltungsvarianten zur Abschaltung der in der Fig. 2 enthaltenen Integratoren.

In den Figuren sind gleiche Teile mit gleichen Bezugs zeichen versehen.

In der Fig. 1 bezeichnet 1 eine Phasenregelschleife, die in Abhängigkeit eines Soll/Ist-Vergleichs eine Regelspannung U_R erzeugt, die von einem Verstärker 2 in einen entsprechenden Motorstrom I für einen Motor 3 umgewandelt wird. Die Drehrichtung und die Größe der Drehzahl des Motors 3 wird von dem Motorstrom I bestimmt. Mit der Drehachse des Motors 3 ist ein inkrementaler Drehgeber 4 gekoppelt, der zwei sinusförmige Signale Φ1 und Φ2 erzeugt, die über Eingangsklemmen 5 und 6 einer Schaltungsanordnung 7 zur Impulsformung zugeleitet werden.

Im allgemeinen geben inkrementale Drehgeber eine bestimmte Anzahl von Schwingungen pro Umdrehung ab. Für einfache Drehzahlregelungen genügt die Abgabe eines einzelnen Signals. Die Drehrichtung ist jedoch in diesem Fall nicht erkennbar. Bei aufwendigeren Drehzahlregelungssystemen verwendet man daher inkrementale Drehgeber, die zwei Signale abgeben, deren Schwingungen zueinander um 90° phasenverschoben sind. Ein derartiger inkrementaler Drehgeber wird beispielsweise von der Firma HEIDENHAIN unter der Typenbezeichnung ERO 1251 hergestellt.

Die Schaltungsanordnung 7 zur Impulsformung, die in Verbindung mit der Fig. 2 noch ausführlich erläutert wird, gibt an Ausgangsklemmen 8, 9 und 10 rechteckförmige Signale Q1, Q2 und Q3 ab, welche die Pegelwerte L = Null Volt und H = Vcc Volt annehmen können. Die rechteckförmigen Signale Q1 und Q2 sind aufbereitete Signale der beiden sinusförmigen Eingangssignale Φ1 und Φ2. Im Gegensatz zu den beiden sinusförmigen Eingangssignalen Φ1 und Φ2 weisen jedoch die beiden rechteckförmigen Ausgangssignale Q1 und Q2 exakt ein Tastverhältnis von 1 : 1 auf; ferner sind die beiden rechteckförmigen Ausgangssignale Q1 und Q2 exakt zueinander um 90° phasenverschoben. Das an der Ausgangsklemme 8 liegende rechteckförmige Signal Q3 weist eine Impulsreihe auf, deren Impulsfolgefrequenz doppelt so groß ist wie die der an den Ausgangsklemmen 9 und 10 liegenden rechteckförmigen Signale Q1 und Q2. Das rechteckförmige Signal Q3 wird als Ist-Signal einem Eingang der Phasenregelschleife 1 zugeführt. An einem anderen Eingang (Eingangsklemme 11) der Phasenregelschleife 1 liegt ein Impulssignal, dessen Impulsfolgefrequenz den Sollwert für einen Soll-Ist- Vergleich zur Ableitung der Regelspannung U_R am Ausgang der Phasenregelschleife 1 darstellt.

Das Blockschaltbild der Fig. 1 bildet einen geschlossenen Regelkreis zur Drehzahlregelung des Motors 3. Die Impulsfolgefrequenz des rechteckförmigen Signals Q3 folgt proportional der jeweils vorliegenden Drehzahl des Motors 3. Die Drehrichtung des Motors 3 läßt sich anhand der zwischen den rechteckförmigen Signale Q1 und Q2 herrschenden Phasenlage bestimmen.

In der Fig. 2 ist die Schaltungsanordnung 7 zur Impuls formung ausführlicher dargestellt. Das an der Eingangsklemme 5 aufgeschaltete sinusförmige Signal Φ1 gelangt an invertierende Eingänge von Komparatoren 12 und 13. In entsprechender Weise wird das an der Eingangsklemme 6 liegende kosinusförmige Signal Φ2 invertierenden Eingängen von Komparatoren 14 und 15 zugeführt. An einem Ausgang des Komparators 12 ist ein Signal A abnehmbar, das über eine Klemme 16 einer logischen Verknüpfungseinrichtung 17 zugeleitet wird. Weiterhin werden der logischen Verknüpfungseinrichtung 17 über eine Klemme 18 das an einem Ausgang des Komparators 13 abnehmbare Signal B sowie über eine Klemme 19 das am Ausgang des Komparators 14 liegende Signal C und über eine Klemme 20 das an einem Ausgang des Komparators 15 abgreifbare Signal D zugeleitet. Die logische Verknüpfungseinrichtung 17, die im weiteren Verlauf der Beschreibung noch näher erläutert wird, gibt an den Ausgangsklemmen 8 bis 10 die drei rechteckförmigen Signale Q1, Q2 und Q3 ab.

Das rechteckförmige Signal Q1, das die logischen Pegel H und L annehmen kann, ist an der Ausgangsklemme 9 abgreifbar; es wird einem ersten Integrator zugeleitet, der aus einem Operationsverstärker 21, einem Widerstand 22 und einem Kondensator 23 besteht. Entsprechend wird das an der Ausgangsklemme 10 erhältliche rechteckförmige Signal Q2 einem zweiten Integrator zugeführt, der aus einem Operationsverstärker 24, einem Widerstand 25 und einem Kondensator 26 besteht. Das an der Ausgangsklemme liegende rechteckförmige Signal Q3 gelangt zu einem dritten Integrator, der mit einem Operationsverstärker 27, einem Widerstand 28 und einem Kondensator 29 aufgebaut ist. Die drei Integratoren sind identisch beschaltet. In der Zuleitung eines jeden Operationsverstärkers 21, 24 bzw. 27 liegt jeweils der Widerstand 22, 25 bzw. 28. Der Ausgang und der invertierende Eingang eines jeden Operationsverstärkers 21, 24 bzw. 27 ist über den Kondensator 23, 26 bzw. 29 verbunden. Die invertierenden Eingänge der Operationsverstärker 21, 24 bzw. 27 liegen an einem mittleren Potential von 1/2 Vcc Volt, wobei Vcc die Betriebsspannung ist.

Die Ausgänge der drei Integratoren liegen an einem Widerstandsnetzwerk, bei welchem der Ausgang des Operationsverstärkers 21 über eine Reihenschaltung zweier Widerstände 30 und 31 mit dem Ausgang des Operationsverstärkers 27 verbunden ist der Ausgang des Operationsverstärkers 24 ist über eine andere Reihenschaltung, die aus den Widerständen 32 und 33 besteht, mit dem Ausgang des Operationsverstärkers 27 verbunden. An einem Abgriff der beiden Widerstände 30 und 31 ist ein Regelsignal a abnehmbar, das dem nicht invertierenden Eingang des Komparators 12 aufgeschaltet ist. Der Abgriff der Widerstände 32 und 33 ist mit dem nicht-invertierenden Eingang des Komparators 14 verbunden; an diesem Eingang liegt das Regelsignal c.

An den Ausgang des Operationsverstärkers 27 ist ferner eine Invertierstufe 34 angeschlossen, die das integrierte Signal des rechteckförmigen Signals Q3 invertiert. Der Ausgang der Invertierstufe 34 liegt über eine Reihenschaltung zweier Widerstände 35 und 36 an dem Ausgang des Operationsverstärkers 21 sowie über eine Reihenschaltung zweier Widerstände 37 und 38 an dem Ausgang des Operationsverstärkers 24. Der Abgriff der aus den Widerständen 35 und 36 gebildeten Reihenschaltung liegt an dem nicht-invertierenden Eingang des Komparators 13. Das Signal an diesem Abgriff ist als Regelsignal b bezeichnet. Der nicht invertierende Eingang des Komparators 15 ist mit einem Regelsignal d beaufschlagt, das an dem Abgriff der Reihenschaltung der Widerstände 37 und 38 erhältlich ist.

Die Wirkungsweise der Schaltungsanordnung soll nachfolgend anhand der in Fig. 3 dargestellten Spannungs-Zeit- Diagramme erläutert werden. Es sei angenommen, daß das von dem inkrementalen Drehgeber 4 ausgegebene erste Signal Φ1 einen etwa kosinusförmigen und das zweite Signal Φ2 einen etwa sinusförmigen Signalverlauf aufweist, wobei die Phasenlage gegenüber einer Soll-Phasenlage voreilend ist. Außerdem sei angenommen, daß die beiden Signale Φ1 und Φ2 mit einem Gleichstromfehler behaftet sind.

Für die logische Verknüpfungseinrichtung 17 gilt folgende Vereinbarung:

Tabelle 1

Tabelle 2

Tabelle 3

In diesen Tabellen bezeichnen A, B, C und D die Ausgangssignale der Komparatoren 12, 13, 14 und 15. Mit Q1, Q2 und Q3 sind die rechteckförmigen Ausgangssignale an den Klemmen 8, 9 und 10 benannt und mit L ein niedriger und mit H ein hoher logischer Pegel.

Aufgabe der logischen Verknüpfungseinrichtung 17 ist es, den vier Signalübergängen pro Periode jeweils einen bestimmten Komparator zuzuordnen. Die Zuordnung soll dabei unabhängig von der Drehzahl und der Drehrichtung des inkrementalen Drehgebers 4 erfolgen. Eine mögliche Ausführungsform der logischen Verknüpfungseinrichtung 17 ist in der Fig. 4 dargestellt, die später beschrieben wird.

Zur Erläuterung der Wirkungsweise sei ein Ausgangszustand vorausgesetzt, bei welchem die Integratoren 21 bis 23, 27 bis 29 sowie 24 bis 26 an ihren Ausgängen zunächst einen Pegel von Null Volt führen. Da die Invertierstufe 34 eine Verstärkung von -1 aufweist, nimmt der Ausgang der Invertierstufe 34 ebenfalls einen Pegel von Null Volt an. Die Widerstände 30 bis 33 und 35 bis 38 weisen gleiche Widerstandswerte auf, so daß die Regelsignale a', b', c' und d' ebenfalls einen Pegel von Null Volt aufweisen. In der Fig. 3, Zeile d und e sind die beiden anliegenden sinusförmig verlaufenden Signale Φ1 und Φ2 dargestellt, die in horizontaler Richtung durch eine strichpunktierte Null-Volt-Linie a' = b' bzw. c' = d' geschnitten werden. An den Ausgängen der Komparatoren 12 bis 15 entstehen Signale A' = B' = Q1' und C' = D' = Q2'; diese Signale sind in der Fig. 3, Zeilen a und b dargestellt. Durch eine Exclusiv- Oder-Verknüpfung der Signale Q1' und Q2' entsteht das Signal Q3' gemäß der Fig. 3, Zeile c.

In dem vorliegenden Beispiel ist das Tastverhältnis der Signale Q1', Q2' und Q3' nicht 1 : 1. Das Signal Q1' hat daher einen Mittelwert von <1/2 Vcc, Q2' einen Mittelwert von <1/2 Vcc und Q3 einen Mittelwert von <1/2 Vcc, wobei Vcc dem logischen Pegel H entspricht. Die Ausgangsspannung der Integratoren 21 bis 29 ändert sich in Abhängigkeit der anliegenden rechteckförmigen Signale Q1, Q2 und Q3. Eine Änderung der Ausgangsspannung an dem Integrator 21 bis 23 wirkt sich gleichsinnig auf die Regelsignale a und b aus und damit auf das Tastverhältnis von dem rechteckförmigen Signal Q1. Entsprechend wirkt sich auch eine Änderung der Ausgangsspannung an dem Ausgang des Integrators 24 bis 26 aus. Hier ändern sich die Regelsignale c und d gleichsinnig, wodurch das Tastverhältnis des recht eckförmigen Signals Q2 beeinflußt wird. Eine Änderung der Ausgangsspannung an dem Ausgang des Integrators 27 bis 29 wirkt sich dagegen gegensinnig auf die Regelsignale a und b sowie c und d aus, so daß nicht das Tastverhältnis von den rechteckförmigen Signalen Q1 und Q2, sondern die Phasenlage dieser Signale zueinander und damit auch das Tastverhältnis des rechteckförmigen Signals Q3 beeinflußt wird. Die Wirkungen sind somit weitgehend unabhängig voneinander. Die drei zu regelnden Fehler können unabhängig voneinander und gleichzeitig korrigiert werden. Die Änderungen in den Spannungspegeln dauern so lange an, bis ein Zustand erreicht ist, bei welchem gemäß der Fig. 3, Zeilen d und e, das Regelsignal a < 0 V, das Regelsignal b < 0 V, das Regelsignal c < 0 V und das Regelsignal d < 0 V ist. Bei diesen Regelsignalen stellen sich an den Ausgängen der Komparatoren 12 bis 15 rechteckförmige Ausgangssignale A, B, C und D ein, die in der Fig. 3 in den Zeilen f, g, h und i mit entsprechender zeitlicher Zuordnung zu den sinusförmigen Signalen 41 und 42 in den Zeilen d und e dargestellt sind.

In der Fig. 3 sind die Ausgangssignale A, B, C und D (Zeilen f bis i) an dem Teil verdickt gezeichnet, der über die logische Verknüpfungseinrichtung 17 entsprechend den Tabellen 1 und 2 das Ausgangssignal Q1 und Q2 bestimmt. Die entsprechenden rechteckförmigen Signale Q1, Q2 und Q3 sind in der Fig. 3 in den Zeilen j, k und l dargestellt, wobei an den rechteckförmigen Signalen Q1 und Q2 entsprechend zugeordnete Abschnitte ebenfalls etwas dicker gezeichnet sind. Die Mittelwerte der rechteckförmigen Signale Q1 bis Q3 betragen jetzt jeweils exakt 1/2 Vcc Volt.

Die Zeitkonstanten der drei Integratoren 21 bis 29 sind vorzugsweise so zu dimensionieren, daß bei der tiefsten auszuregelnden Frequenz eine Drehzahlregelung noch keine unerwünschten Beeinflussungen in den rechteckförmigen Signalen Q1 bis Q3 verursacht. Sollte die Frequenz geringer werden, beispielsweise durch einen Stillstand des Motors 3, könnte die vorliegende Schaltungsanordnung in Selbsterregung geraten. Bei einem Stillstand liegen keine Signalwechsel in den rechteckförmigen Signalen Q1, Q2 und Q3 vor, so daß der Ausgangspegel über eine längere Zeitperiode auf einem niedrigen oder hohen Pegel verharrt. Die nachgeschalteten Integratoren 21 bis 29 integrieren die anliegenden Signalpegel weiter auf, so daß sich die Ausgangsspannungen an den Integratoren 21 bis 29 ändern und damit die Regelspannungen a bis d für die Komparatoren 12 bis 15. Damit ändern sich aber auch die rechteckförmigen Signale Q1, Q2 und Q3, so daß das System mit einer sehr niedrigen Eigenfrequenz zu oszillieren beginnt.

Bei Drehzahlregelsystemen, bei welchen im Stillstand die Position erfaßt werden muß, ist diese Unstabilität unerwünscht. Nach einer Weiterbildung der Erfindung wird das Oszillieren der Schaltungsanordnung durch Abschalten der Integratoren unterhalb einer bestimmten Arbeitsfrequenz der Drehzahlregelung verhindert.

Die Fig. 5 zeigt zwei Varianten zur Abschaltung der Integratoren; nachfolgend beispielhaft anhand des Integrators 21 bis 23. Bei der ersten Variante erfolgt die Abschaltung des Integratores 21 bis 23 durch Kurzschließen des Integrationskondensators 23 mit einem gesteuerten Schalter 39. Bei einer zweiten Variante wird mit einem gesteuerten Schalter 40 die Eingangsleitung aufgetrennt. Das erforderliche Steuersignal für die Umschalter 39 bzw. 40 liefert eine Einrichtung 41 zur Frequenzmessung. Die Einrichtung 41 zur Frequenzmessung prüft, ob die Frequenz des Signals an Klemme 9 einen bestimmten Wert f₀ unterschreitet.

Die Variante, bei der der Integrationskondensator 23 mit einem gesteuerten Schalter 39 kurzgeschlossen wird, ist am einfachsten anzuwenden. Bei dieser Variante muß jedoch bei jedem Start das System neu einlaufen, da die Positions erfassung im Stillstand ohne Nachkorrektur arbeitet. Wird dagegen nach der anderen Variante die Eingangszuleitung unterbrochen, so bleiben die Korrekturwerte auch im Still stand gespeichert, so daß bei einem Neustart kein Einlauf erforderlich ist.

Anstelle der analogen Integratoren können selbstverständlich auch digitale Integratoren treten, bei denen die Korrekturwerte digital gespeichert werden. Derartige digitale Integratoren verursachen bei einem längeren Stillstand des Motors 3 auch keine Driftprobleme.

Die Fig. 4 zeigt eine mögliche Schaltungsanordnung der logischen Verknüpfungseinrichtung 17. Diese Schaltungs anordnung besteht im wesentlichen aus zwei identischen Signalzweigen, die die rechteckförmigen Signale Q1 und Q2 anhand der Ausgangssignale A bis D entsprechend den eingangs erwähnten Tabellen 1 und 2 erzeugen. In dem oberen Signalweg, der zur Ableitung des rechteckförmigen Signals Q1 vorgesehen ist, sind die Eingänge eines NOR- Gatters 42 und eines AND-Gatters 43 an den Klemmen 19 und 20 angeschlossen. Ein Ausgangssignal des NOR-Gatters 42 wird nachfolgend mit dem Ausgangssignal A an Klemme 16 in einem NAND-Gatter 44 UND-verknüpft und einem Eingang eines aus AND-Gattern 45 und 46 bestehenden Flipflop zugeleitet. In gleicher Weise wird das Ausgangssignal des AND- Gatters 43 mit dem an Klemme 18 liegenden Ausgangssignal B in einem NAND-Gatter 47 UND-verknüpft und einem weiteren Eingang des NAND-Gatters 45 zugeführt. Weiterhin wird das Ausgangssignal des NAND-Gatters 42 mit dem Ausgangssignal des NAND-Gatters 44 in einem NAND-Gatter 48 UND-verknüpft und einem Eingang des NAND-Gatters 46 zugeleitet. Einem anderen Eingang des NAND-Gatters 46 ist das in einem NAND- Gatter 49 UND-verknüpfte Ausgangssignal des NAND- Gatters 47 und des AND-Gatters 43 zugeführt. An einem Ausgang des NAND-Gatters 45 ist das rechteckförmige Signal Q1 (Klemme 9) abnehmbar.

In dem unteren Zweig werden die an den Klemmen 16 und 18 liegenden Ausgangssignale A und B in entsprechender Weise mit Gattern 42' bis 49' verarbeitet, so daß das rechteckförmige Signal Q2 an einer Klemme 10 abnehmbar ist. Durch ein Exclusiv-Oder-Gatter 50 werden die beiden rechteckförmigen Signale Q1 und Q2 einer Exclusiv-Oder- Verknüpfung unterworfen, um - gemäß der Tabelle 3 - das rechteckförmige Signal Q3 (Klemme 8) zu erzeugen.

Claims

1. Schaltungsanordnung zur Umformung von sinusförmigen Signalen (Φ1, Φ2) in rechteckförmige Signale (Q1, Q2, Q3), enthaltend:
einen ersten und zweiten Komparator (12, 13), deren erste Eingänge mit einem ersten sinusförmigen Signal (Φ1) und deren zweite Eingänge mit einem ersten und zweiten Regelsignal (a, b) beaufschlagt sind,
einen zweiten und dritten Komparator (14, 15), deren erste Eingänge mit einem zweiten sinusförmigen Signal (Φ2) und deren zweite Eingänge mit einem dritten und vierten Regelsignal (c, d) beaufschlagt sind,
eine logische Verknüpfungseinrichtung (17), deren Eingängen Ausgangssignale (A, B, C, D) der ersten bis vierten Komparatoren (12 bis 15) zugeführt sind und an deren Ausgängen erste, zweite und dritte rechteckförmige Signale (Q1, Q2 und Q3) abnehmbar sind, von denen die ersten und zweiten rechteckförmigen Signale (Q1, Q2) zueinander um 90° phasenverschoben sind und das dritte rechteckförmige Signal (Q3) gegenüber dem ersten und zweiten rechteckförmigen Signal (Q1, Q2) frequenzver doppelt ist,
einen ersten, zweiten und dritten Integrator (21 bis 29) zur Integration des ersten, zweiten und dritten rechteckförmigen Signals (Q1, Q2, Q3) und
eine Einrichtung (30 bis 38) zur Ableitung von ersten bis vierten Regelsignalen (a, b, c, d) durch Verknüpfen von, von dem ersten, zweiten und dritten Integrator (21 bis 29) abgegebenen Signale.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die logische Verknüpfungsein richtung (17) folgenden Wahrheitstabellen genügt:
darin ist bezeichnet mit A das Ausgangssignal des ersten Komparators (12), mit B das Ausgangssignal des zweiten Komparators (13), mit C das Ausgangssignal des dritten Komparators (14), mit D das Ausgangssignal des vierten Komparators (15), mit Q1, Q2 und Q3 die Ausgangssignale der logischen Verknüpfungseinrichtung (17) und mit L ein niedriger und mit H ein hoher logischer Pegel.

3. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine Einrichtung (30 bis 38) zur Ableitung der ersten bis vierten Regelsignale (a, b, c, d) mit

1. einer Invertierstufe (34), deren Eingang an einem Ausgang des dritten Integrators (27 bis 29) angeschlossen ist,
2. einem ersten Spannungsteiler (30, 31), der zwischen dem Ausgang des dritten Integrators (27 bis 29) mit einem Ausgang des ersten Integrators (21 bis 23) liegt und an dessen Abgriff das erste Regelsignal (a) für einen Eingang des ersten Komparators (12) abnehmbar ist,
3. einem zweiten Spannungsteiler (32, 33), der den Ausgang des dritten Integrators (27 bis 29) mit einem Ausgang des zweiten Integrators (24 bis 26) verbindet, an dessen Abgriff das zweite Regelsignal (b) für einen Eingang des zweiten Komparators (13) abnehmbar ist,
4. einem dritten Spannungsteiler (35, 36), der einen Ausgang der Invertierstufe (34) mit einem Ausgang des ersten Integrators (21 bis 23) verbindet, an dessen Abgriff das dritte Regelsignal (c) für einen Eingang des dritten Komparators (14) abnehmbar ist, und
5. einem vierten Spannungsteiler (37, 38), der den Ausgang der Invertierstufe (34) mit dem Ausgang des zweiten Integrators (24 bis 26) verbindet, an dessen Abgriff das vierte Regelsignal (d) für einen Eingang des vierten Komparators (15) abnehmbar ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Widerstände (30 bis 33, 35 bis 38) des ersten bis vierten Spannungsteilers gleiche Widerstandswerte aufweisen.

5. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Integratoren (21 bis 29) einen Operationsverstärker (21, 24, 27) aufweist, bei welchem in einer Zuleitung zum invertierenden Eingang ein Widerstand (22, 25, 28) eingefügt ist, der invertierende Eingang mit dem Ausgang über einen Kondensator (23, 26, 29) verbunden ist und der nicht invertierende Eingang an einem mittleren Potential liegt, das genau dem Mittelwert zwischen dem niedrigen Pegel L und dem hohen Pegel H entspricht.

6. Schaltungsanordnung nach Anspruch 1 und 5, dadurch gekennzeichnet, daß jeder der Integratoren (21 bis 29) mit einer Schaltstufe (39, 40) ausgestattet ist, die bei einem Unterschreiten der Frequenz des anliegenden rechteckförmigen Signals (Q1, Q2, Q3) um einen bestimmten Wert den Integrationsvorgang des Integrators (21 bis 29) unterbricht.