JPH0155762B2 - - Google Patents
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- JPH0155762B2 JPH0155762B2 JP59178634A JP17863484A JPH0155762B2 JP H0155762 B2 JPH0155762 B2 JP H0155762B2 JP 59178634 A JP59178634 A JP 59178634A JP 17863484 A JP17863484 A JP 17863484A JP H0155762 B2 JPH0155762 B2 JP H0155762B2
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- JP
- Japan
- Prior art keywords
- circuit
- output
- equivalent resistance
- level
- input signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/02—Conversion of AC power input into DC power output without possibility of reversal
- H02M7/04—Conversion of AC power input into DC power output without possibility of reversal by static converters
- H02M7/12—Conversion of AC power input into DC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/21—Conversion of AC power input into DC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/217—Conversion of AC power input into DC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M7/2173—Conversion of AC power input into DC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only in a biphase or polyphase circuit arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Measurement Of Current Or Voltage (AREA)
- Rectifiers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はアナログ信号の検波、整流等を行なう
整流回路に関する。
整流回路に関する。
MOS集積回路の製造工程では整流ブリツジ回
路がつくりにくいので、この問題点を改良したも
のに特願昭57−165364号のものがある。このもの
の回路例は第１０図に示される如くで、入力端子
１２と演算増幅器２３の反転入力端との間に第１
のスイツチ素子としてMOSトランジスタQ1を接
続し、入力端子１２とトランジスタQ1のゲート
電極との間にインバータNOT、（レベル検出回
路）、インバータNOT2を縦続接続する。更に演
算増幅器２４を設け、その反転入力端を抵抗R5
を介して入力端子１２に接続すると共に、非反転
入力端を電源VDDと接地間に直列接続されたトラ
ンジスタQ2，Q3からなる基準電位発生回路１０
に接続する。演算増幅器２４の出力端の電位を帰
還抵抗R6を介して反転入力端に供給すると共に、
この出力端とトランジスタQ1、抵抗R3間との間
に第２のスイツチ素子としてMOSトランジスタ
Q4を接続し、これをインバータNOT1の出力で導
通制御する。基準電位発生回路１０の出力端は演
算増幅器２３の非反転入力端に接続する。演算増
幅器２３の出力端は出力端子１３に接続され、ま
た抵抗R4を介して反転入力端に接続される。
路がつくりにくいので、この問題点を改良したも
のに特願昭57−165364号のものがある。このもの
の回路例は第１０図に示される如くで、入力端子
１２と演算増幅器２３の反転入力端との間に第１
のスイツチ素子としてMOSトランジスタQ1を接
続し、入力端子１２とトランジスタQ1のゲート
電極との間にインバータNOT、（レベル検出回
路）、インバータNOT2を縦続接続する。更に演
算増幅器２４を設け、その反転入力端を抵抗R5
を介して入力端子１２に接続すると共に、非反転
入力端を電源VDDと接地間に直列接続されたトラ
ンジスタQ2，Q3からなる基準電位発生回路１０
に接続する。演算増幅器２４の出力端の電位を帰
還抵抗R6を介して反転入力端に供給すると共に、
この出力端とトランジスタQ1、抵抗R3間との間
に第２のスイツチ素子としてMOSトランジスタ
Q4を接続し、これをインバータNOT1の出力で導
通制御する。基準電位発生回路１０の出力端は演
算増幅器２３の非反転入力端に接続する。演算増
幅器２３の出力端は出力端子１３に接続され、ま
た抵抗R4を介して反転入力端に接続される。
この回路は、交流入力信号INのレベルがイン
バータNOT1の回路しきい値電圧より高い間は、
インバータNOT1の出力は“Ｌ”レベル、NOT2
の出力は“Ｈ”レベルとなり、トランジスタQ1
はオン状態、Q4はオフ状態となる。従つて入力
信号INはトランジスタQ1を通り、演算増幅器２
３でゲインが付加されて出力端子１３に伝達され
る。次に交流入力信号のレベルがインバータ
NOT1の回路しきい値電圧より低くなると、トラ
ンジスタQ1はオフ状態、Q4はオン状態となる。
この時演算増幅器２４は抵抗R5，R6により反転
増幅器を構成しており、R5，R6の抵抗値を等し
く設定すれば、基準電位を中心として反転された
信号が演算増幅器２４から出力され、トランジス
タQ4を介し更に演算増幅器２３でゲインが付加
されて出力端子１３に伝達される。従つて出力信
号OUTは交流入力信号INの全波整流値となる。
バータNOT1の回路しきい値電圧より高い間は、
インバータNOT1の出力は“Ｌ”レベル、NOT2
の出力は“Ｈ”レベルとなり、トランジスタQ1
はオン状態、Q4はオフ状態となる。従つて入力
信号INはトランジスタQ1を通り、演算増幅器２
３でゲインが付加されて出力端子１３に伝達され
る。次に交流入力信号のレベルがインバータ
NOT1の回路しきい値電圧より低くなると、トラ
ンジスタQ1はオフ状態、Q4はオン状態となる。
この時演算増幅器２４は抵抗R5，R6により反転
増幅器を構成しており、R5，R6の抵抗値を等し
く設定すれば、基準電位を中心として反転された
信号が演算増幅器２４から出力され、トランジス
タQ4を介し更に演算増幅器２３でゲインが付加
されて出力端子１３に伝達される。従つて出力信
号OUTは交流入力信号INの全波整流値となる。
上記回路において全波整流を行なう場合、演算
増幅器２４の増幅度が零dB（ゲイン１）が理想で
あつて、零dBでなければ出力が正確な整流波形
でなくなる。そして演算増幅器２４の増幅度を決
定するのは、入力と帰還の抵抗比R6／R5である。
この二つの抵抗値を等しくつくるのは極めて難し
く、集積回路化した場合においても、ばらつきが
小さいとは云えない。また整流波のゲインを得る
ためには、少くとも二つの差動増幅器が必要とな
り、また増幅度が零dBである演算増幅器を構成
する場合、入力と帰還の抵抗値R5，R6はある程
度大きくなくてはならず、差動増幅器、抵抗とも
集積回路化において面積的に不利である。
増幅器２４の増幅度が零dB（ゲイン１）が理想で
あつて、零dBでなければ出力が正確な整流波形
でなくなる。そして演算増幅器２４の増幅度を決
定するのは、入力と帰還の抵抗比R6／R5である。
この二つの抵抗値を等しくつくるのは極めて難し
く、集積回路化した場合においても、ばらつきが
小さいとは云えない。また整流波のゲインを得る
ためには、少くとも二つの差動増幅器が必要とな
り、また増幅度が零dBである演算増幅器を構成
する場合、入力と帰還の抵抗値R5，R6はある程
度大きくなくてはならず、差動増幅器、抵抗とも
集積回路化において面積的に不利である。
本発明は上記実情に鑑みてなされたもので、集
積回路面積が小さくおさえれられ、性能改善も行
なえる整流回路を提供しようとするものである。
積回路面積が小さくおさえれられ、性能改善も行
なえる整流回路を提供しようとするものである。
本発明は、入力信号をある基準レベルと比較さ
せ、その結果により等価抵抗の正、負の極性を切
り換えるか切り換えないかを判断させる。この等
価抵抗は反転増幅器の入力抵抗として差動増幅器
の入力に接続し、この差動増幅器の入出力端間に
帰還抵抗を接続することにより、差動増幅器が１
個でもゲインをもたせた整流回路が得られるよう
にしたものである。
せ、その結果により等価抵抗の正、負の極性を切
り換えるか切り換えないかを判断させる。この等
価抵抗は反転増幅器の入力抵抗として差動増幅器
の入力に接続し、この差動増幅器の入出力端間に
帰還抵抗を接続することにより、差動増幅器が１
個でもゲインをもたせた整流回路が得られるよう
にしたものである。
以下図面を参照して本発明の一実施例を説明す
る。第１図は同実施例の概略的構成図、第２図は
その詳細回路図である。図中３１はスイツチとキ
ヤパシタにより構成され正またまは負の極性を有
する等価抵抗、３２は入力信号INのレベルが一
定値より高いか否かを検出するレベル検出回路、
３３はこの検出回路３２の出力で等価抵抗３１の
極性を選択するセレクト回路、３４は一端から入
力信号INが供給される等価抵抗３１の他端に反
転入力端を接続する差動増幅器、Rfは差動増幅
器３４の入出力端間を接続する帰還抵抗である。
る。第１図は同実施例の概略的構成図、第２図は
その詳細回路図である。図中３１はスイツチとキ
ヤパシタにより構成され正またまは負の極性を有
する等価抵抗、３２は入力信号INのレベルが一
定値より高いか否かを検出するレベル検出回路、
３３はこの検出回路３２の出力で等価抵抗３１の
極性を選択するセレクト回路、３４は一端から入
力信号INが供給される等価抵抗３１の他端に反
転入力端を接続する差動増幅器、Rfは差動増幅
器３４の入出力端間を接続する帰還抵抗である。
等価抵抗３１は、例えばスイツチ３５1〜３５4
とキヤパシタ３６で構成され、その具体的回路は
第３図に示される。レベル検出回路３２は、例え
ばインバータ３７，３８で構成される。セレクト
回路３３は、例えば第４図に示される如くクロツ
クドインバータ３９〜４２、インバータ４３，４
４からなる。このセレクト回路３３は、レベル検
出回路出力が“Ｈ”（高）レベルになると、第
４図に示される如くクロツクドインバータ３９，
４２の各ルートを通してa′はａのクロツクパル
ス、b′はｂのクロツクパルスとなり、一方レベル
検出回路出力φが“Ｈ”レベルになると、クロツ
クドインバータ４０，４１のルートを通してa′は
ｂのクロツクパルス、b′はａのクロツクパルスと
なる。基準電圧Vrefの発生回路は、例えば第５図
に示される如くＰチヤネルトランジスタ４５、Ｎ
チヤンネルトランジスタ４６よりなる。
とキヤパシタ３６で構成され、その具体的回路は
第３図に示される。レベル検出回路３２は、例え
ばインバータ３７，３８で構成される。セレクト
回路３３は、例えば第４図に示される如くクロツ
クドインバータ３９〜４２、インバータ４３，４
４からなる。このセレクト回路３３は、レベル検
出回路出力が“Ｈ”（高）レベルになると、第
４図に示される如くクロツクドインバータ３９，
４２の各ルートを通してa′はａのクロツクパル
ス、b′はｂのクロツクパルスとなり、一方レベル
検出回路出力φが“Ｈ”レベルになると、クロツ
クドインバータ４０，４１のルートを通してa′は
ｂのクロツクパルス、b′はａのクロツクパルスと
なる。基準電圧Vrefの発生回路は、例えば第５図
に示される如くＰチヤネルトランジスタ４５、Ｎ
チヤンネルトランジスタ４６よりなる。
上記回路において、入力INにインバータ３７
の回路しきい値電圧Vrefより高い電位がくると、
レベル検出回路出力φ＝“Ｈ”レベルとなり、
a′はｂのクロツクパルス、b′はａのクロツクパル
スとなる。これにより、スイツチとキヤパシタに
より構成された等価抵抗３１は負性の抵抗となる
（−Rs＝１／C）（但しＣは容量、はクロツク
周波数）。そこで入出力の関係は、ゲインＡ＝−
（−Rf／Rs）をRf／Rsとなり、入力信号はゲイン
Ａで基準電圧Vrefより高いレベルとして出力され
る。ここで入力電圧をVIN、出力電圧をVOUT、Rs
＝Rf＝Ｒとすると、 VOUT＝−（−Ｒ／Ｒ）VIN＝VIN である。
の回路しきい値電圧Vrefより高い電位がくると、
レベル検出回路出力φ＝“Ｈ”レベルとなり、
a′はｂのクロツクパルス、b′はａのクロツクパル
スとなる。これにより、スイツチとキヤパシタに
より構成された等価抵抗３１は負性の抵抗となる
（−Rs＝１／C）（但しＣは容量、はクロツク
周波数）。そこで入出力の関係は、ゲインＡ＝−
（−Rf／Rs）をRf／Rsとなり、入力信号はゲイン
Ａで基準電圧Vrefより高いレベルとして出力され
る。ここで入力電圧をVIN、出力電圧をVOUT、Rs
＝Rf＝Ｒとすると、 VOUT＝−（−Ｒ／Ｒ）VIN＝VIN である。
次に入力INにインバータ回路３７のしきい値
電圧より低い電位がくると、φ＝“Ｌ”（＝
“Ｈ”）レベルとなり、a′のクロツクパルス、b′は
ｂのクロツクパルスとなつて、等価抵抗３１は正
性の抵抗（Rs＝１／C）となる。そこで入出力
の関係は、ゲインＡ＝−（Rf／Rs）となり、入力
信号はゲイン“−Ａ”でVrefより高いレベルとし
て出力される。ここで VOUT＝−Ｒ／ＲVIN＝−VIN となる。この結果ゲインＡで全波整流が行なわれ
るものである。
電圧より低い電位がくると、φ＝“Ｌ”（＝
“Ｈ”）レベルとなり、a′のクロツクパルス、b′は
ｂのクロツクパルスとなつて、等価抵抗３１は正
性の抵抗（Rs＝１／C）となる。そこで入出力
の関係は、ゲインＡ＝−（Rf／Rs）となり、入力
信号はゲイン“−Ａ”でVrefより高いレベルとし
て出力される。ここで VOUT＝−Ｒ／ＲVIN＝−VIN となる。この結果ゲインＡで全波整流が行なわれ
るものである。
第６図は本発明の他の実施例で、帰還抵抗Rf
に並列にキヤパシタ５１を接続することにより、
全波整流出力の平滑化を行なうものである。
に並列にキヤパシタ５１を接続することにより、
全波整流出力の平滑化を行なうものである。
第７図は本発明の更に他の実施例である。即ち
等価抵抗３１の値がある程度大きいため、帰還抵
抗Rfを大きくする必要があり、集積回路化する
場合面積を非常に大きくしてしまう。そこでRf
も等価抵抗６１として集積回路面積の小型化を図
つたものである。
等価抵抗３１の値がある程度大きいため、帰還抵
抗Rfを大きくする必要があり、集積回路化する
場合面積を非常に大きくしてしまう。そこでRf
も等価抵抗６１として集積回路面積の小型化を図
つたものである。
第８図は本発明の更に異なる実施例である。前
実施例ではレベル検出回路３２は単なるインバー
タで構成しているので、入力信号によつてはオフ
セツト及び誤動作する可能性がある。これはイン
バータ３７の回路しきい値付近での入力信号弱変
動による。そこでコンパレータ７１を介挿したも
のであり、またこのコンパレータ７１を用いる
と、レベル検出回路の比較電位Vrefを可変とする
こともできる。第９図はクロツクドインバータ８
１〜８４、インバータ８５，８６よりなる第８図
のセレクト回路である。
実施例ではレベル検出回路３２は単なるインバー
タで構成しているので、入力信号によつてはオフ
セツト及び誤動作する可能性がある。これはイン
バータ３７の回路しきい値付近での入力信号弱変
動による。そこでコンパレータ７１を介挿したも
のであり、またこのコンパレータ７１を用いる
と、レベル検出回路の比較電位Vrefを可変とする
こともできる。第９図はクロツクドインバータ８
１〜８４、インバータ８５，８６よりなる第８図
のセレクト回路である。
なお本発明は実施例のみに限られず種々の応用
が可能である。例えば実施例では等価抵抗３１、
差動増幅器３４、抵抗Rf等により整流出力を得
たが、上記差動増幅器、抵抗Rfがなくても、入
力信号が基準レベルVrefより高いときに正の等価
抵抗とし、入力信号がVrefより低い時は負の等価
抵抗とすることにより、整流動作をすることが可
能である。
が可能である。例えば実施例では等価抵抗３１、
差動増幅器３４、抵抗Rf等により整流出力を得
たが、上記差動増幅器、抵抗Rfがなくても、入
力信号が基準レベルVrefより高いときに正の等価
抵抗とし、入力信号がVrefより低い時は負の等価
抵抗とすることにより、整流動作をすることが可
能である。
以上説明した如く本発明によれば、簡単な構成
で整流回路が実現でき、またゲインをもつた全波
整流回路を、最低差動増幅器を１個用いるだけで
実現でき、また集積回路化する場合、差動増幅器
の帰還抵抗を等価抵抗で構成すると、容量比を精
密につくることができ、従つてRf＝１／Cが正
確され、ゲイン零dB（または所望する利得）を正
確に得られる等の利点を有した整流回路が得られ
るものである。
で整流回路が実現でき、またゲインをもつた全波
整流回路を、最低差動増幅器を１個用いるだけで
実現でき、また集積回路化する場合、差動増幅器
の帰還抵抗を等価抵抗で構成すると、容量比を精
密につくることができ、従つてRf＝１／Cが正
確され、ゲイン零dB（または所望する利得）を正
確に得られる等の利点を有した整流回路が得られ
るものである。
第１図は本発明の一実施例の概略的構成図、第
２図は同構成の具体的回路図、第３図ないし第５
図は同回路の一部を示す具体的回路図、第６図な
いし第９図は本発明の異なる実施例を示す回路
図、第１０図は従来の整流回路図である。 ３１……等価抵抗、３２……レベル検出回路、
３３……セレクト回路、３４……差動増幅器、
Rf……帰還抵抗。
２図は同構成の具体的回路図、第３図ないし第５
図は同回路の一部を示す具体的回路図、第６図な
いし第９図は本発明の異なる実施例を示す回路
図、第１０図は従来の整流回路図である。 ３１……等価抵抗、３２……レベル検出回路、
３３……セレクト回路、３４……差動増幅器、
Rf……帰還抵抗。
Claims (1)
- 【特許請求の範囲】 １ スイツチとキヤパシタにより構成され正また
は負の極性を有する等価抵抗と、入力信号のレベ
ルが一定値より高いか否かを検出するレベル検出
回路と、このレベル検出回路の出力で前記等価抵
抗の極性を選択するセレクト回路とを具備し、前
記等価抵抗を介して前記入力信号を整流すること
を特徴とする整流回路。 ２ スイツチとキヤパシタにより構成され正また
は負の極性を有する等価抵抗と、入力信号のレベ
ルが一定値より高いか否かを検出するレベル検出
回路と、このレベル検出回路の出力で前記等価抵
抗の極性を選択するセレクト回路と、一端から前
記入力信号が供給される前記等価抵抗の他端に反
転入力端を接続する差動増幅器と、該差動増幅器
の入出力端間を接続する帰還抵抗とを具備したこ
とを特徴とする整流回路。 ３ 前記帰還抵抗に並列に容量を接続したことを
特徴とする特許請求の範囲第２項に記載の整流回
路。 ４ 前記帰還抵抗を、前記等価抵抗と同様にスイ
ツチとキヤパシタにより構成される等価抵抗とし
たことを特徴とする特許請求の範囲第２項に記載
の整流回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178634A JPS6156501A (ja) | 1984-08-28 | 1984-08-28 | 整流回路 |
| EP85107838A EP0175853B1 (en) | 1984-08-28 | 1985-06-25 | Rectifier circuit |
| DE8585107838T DE3576771D1 (de) | 1984-08-28 | 1985-06-25 | Gleichrichterschaltung. |
| US06/751,551 US4704545A (en) | 1984-08-28 | 1985-07-03 | Switched capacitor rectifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178634A JPS6156501A (ja) | 1984-08-28 | 1984-08-28 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156501A JPS6156501A (ja) | 1986-03-22 |
| JPH0155762B2 true JPH0155762B2 (ja) | 1989-11-27 |
Family
ID=16051888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178634A Granted JPS6156501A (ja) | 1984-08-28 | 1984-08-28 | 整流回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4704545A (ja) |
| EP (1) | EP0175853B1 (ja) |
| JP (1) | JPS6156501A (ja) |
| DE (1) | DE3576771D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975653A (en) * | 1989-08-29 | 1990-12-04 | Delco Electronics Corporation | FM detector using switched capacitor circuits |
| IT1238117B (it) * | 1989-10-16 | 1993-07-07 | Marelli Autronica | Circuito a condensatori commutati, integrabile in tecnologia mos, con funzione di raddrizzatore a doppia semionda e di integratore |
| JP2969203B2 (ja) * | 1992-08-27 | 1999-11-02 | 株式会社高取育英会 | 絶対値回路 |
| JPH0843455A (ja) * | 1994-08-01 | 1996-02-16 | Oki Micro Design Miyazaki:Kk | 絶対値回路 |
| US5999849A (en) * | 1997-09-12 | 1999-12-07 | Alfred E. Mann Foundation | Low power rectifier circuit for implantable medical device |
| US6088608A (en) * | 1997-10-20 | 2000-07-11 | Alfred E. Mann Foundation | Electrochemical sensor and integrity tests therefor |
| US7764528B2 (en) * | 2007-09-26 | 2010-07-27 | Honeywell International Inc. | AC to DC conversion circuit |
| CN103746676A (zh) * | 2013-11-21 | 2014-04-23 | 成都市宏山科技有限公司 | 一种结构简单的比较电路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE2626927B2 (de) * | 1976-06-16 | 1981-02-19 | Bodenseewerk Perkin-Elmer & Co Gmbh, 7770 Ueberlingen | Schaltung zur Umwandlung einer Wechselspannung in eine Gleichspannung |
| US4313096A (en) * | 1979-11-19 | 1982-01-26 | Bell Telephone Laboratories, Incorporated | Parasitic-free switched capacitor network |
| JPS5737937A (en) * | 1980-08-15 | 1982-03-02 | Hitachi Ltd | Automatic hybrid circuit |
| US4370632A (en) * | 1981-05-08 | 1983-01-25 | Motorola, Inc. | Multiple function operational amplifier circuit |
| US4520283A (en) * | 1981-09-01 | 1985-05-28 | Itsuo Sasaki | Band pass filter with a switched capacitor |
| US4425550A (en) * | 1981-12-24 | 1984-01-10 | Motorola, Inc. | Charge pump amplifier |
| JPS5956870A (ja) * | 1982-09-22 | 1984-04-02 | Toshiba Corp | 整流回路 |
| GB2143956B (en) * | 1983-07-23 | 1986-11-19 | Schlumberger Electronics | Rms converters |
-
1984
- 1984-08-28 JP JP59178634A patent/JPS6156501A/ja active Granted
-
1985
- 1985-06-25 DE DE8585107838T patent/DE3576771D1/de not_active Expired - Lifetime
- 1985-06-25 EP EP85107838A patent/EP0175853B1/en not_active Expired
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