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JPS599920A - 局所的グレ−テイング作製方法 - Google Patents

局所的グレ−テイング作製方法

Info

Publication number
JPS599920A
JPS599920A JP11945382A JP11945382A JPS599920A JP S599920 A JPS599920 A JP S599920A JP 11945382 A JP11945382 A JP 11945382A JP 11945382 A JP11945382 A JP 11945382A JP S599920 A JPS599920 A JP S599920A
Authority
JP
Japan
Prior art keywords
resist film
grating
substrate
negative resist
gratings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11945382A
Other languages
English (en)
Inventor
Kazuhisa Yamamoto
和久 山本
Hidetaka Tono
秀隆 東野
Yoji Fukuda
洋二 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP11945382A priority Critical patent/JPS599920A/ja
Publication of JPS599920A publication Critical patent/JPS599920A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Lasers (AREA)
  • Electron Beam Exposure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、簡単な工程で基板上の所望の部分にのみグレ
ーティングを作製する局所的グレーティング作製方法に
関するものである。
グレーティングは、光学測定器に使用されるだけでなく
、DFB 、DBHなどの半導体レーザ、光カツプラ−
、分波器、合波器などにも使用されている。グレーティ
ングを基板全面に作製する方法は数多くの公知事例があ
るが、基板の所望の位置に局所的にグレーティングを作
製する方法としては電子ビームによる直接描画および基
板を直接マスクで覆って干渉法で露光するなどの方法が
ある。
しかし、電子ビームによる直接描画では基板上の所望の
位置を検索するのが大変困難であるだめ、精密な位置合
せを必要とする局所的グレーティングを作製することは
困難である。まだ、基板を直接マスクで覆って干渉法で
露光する方法では、精密な位置合せが困難なうえに、グ
レーティングの周辺部が干渉により乱れるという欠点が
ある。
本発明は、前述のように従来では困難であった局所的グ
レーティング形成のだめの精密な位置合せ精度および寸
法精度を有し、グレーティング作製部分以外の基板には
何ら影響を与えないという局所的グレーティングを作製
する局所的グレーティング作製方法を提供することを目
的とするものである。
本発明の局所的グレーティング作製方法は、基板上にネ
ガ型レジスト膜を形成する工程と、前記ネガ型レジスト
膜にマスク合せを行いグレーティング形成予定部分以外
の前記ネガ型レジスト膜を露光する工程と、前記ネガ型
レジスト膜にグレーティング形成のだめの露光を行う工
程と、前記露光工程を終えたネガ型レジスト膜を現像す
る工程と、前記現像を終えたネガ型レジスト膜をエツチ
ングマスクとして前記基板をエツチングする工程とを含
むことを特徴とするものである。
又、本発明の実施態様として、以上述べた方法において
ネガ型レジスト膜にグレーティング形成のだめの露光を
行う工程に、レーザによる干渉露光法または電子ビーム
露光法を用いたことを特徴とするものである。
以下本発明の実施例について詳細に説明する。
(実施例1) 第1図(a)〜(d)は、本発明の局所的グレーティン
グ作製方法による実施例の工程説明図であり、基板とし
てS 102を用いた例について説明する。寸ず第1図
(a)のようにSiO2基板1上にネガ型レジスト膜2
を形成し、マスク合せを行いグレーティング形成予定部
分以外のネガ形レジスト膜3を露光し第1図(b)のよ
うに硬化させる。
次に第1図(C)のようにレーザによる干渉露光法まだ
は電子ビーム露光法を用いネガ形レジスト膜を露光し、
さらに現像することにより未硬化部分4にのみグレーテ
ィング5が形成される。最後に第1図(d)のようにネ
ガ型レジスト膜をエツチングマスクとし、エツチングを
行うことにより、SiO2上にグレーティング6を形成
する。以上の工程により、所望の部分のみにグレーティ
ング6を形成することができる。
(実施例2) 第2図(a)〜(e)は、本発明による他の実施例の工
程説明図であり、基板として5iO2を用いた例につい
て説明する。まず第2図体)のように8102基板1上
にネガ型レジスト膜2を形成し、レーザによる干渉露光
法または電子ビーム露光法を用い、前記ネガ型レジスト
膜を露光することにより第2図(b)のように格子状の
硬化部分7を形成する。次にマスク合せを行い、グレー
ティング形成予定部分以外のネガレジスト膜のみを露光
し、第2図(C)のように硬化部分3を形成する。
次に現像により未硬化部分8を除去することにより、第
2図(d)のようにネガ型レジスト膜上にグレーティン
グ5を形成する。
最後に第2図(e)のようにネガ型レジスト膜をエツチ
ングマスクとし、エツチングを行うことにより、SiO
上にグレーティング6を形成する。以上の工程により、
所望の部分のみにグレーティング6を形成することがで
きる。
以上説明したように、本発明の局所的グレーティング作
製方法は公知のマスク合せを含むフォトリングラフィ工
程を応用することにより、所望の部分にのみ簡単にグレ
ーティングを形成することができる。さらに本発明によ
ると、同一基板上の異なった部分に異なった周期、形状
をもつグレーティングを独立に作製することができる。
なお、実施例では基板にSiO2を用いて説明したが、
これに限ることはない。
【図面の簡単な説明】 第1図(a)〜(d)は、本発明の実施例による局所的
グレーティング作製方法の工程説明図、第2図(a)〜
(e)は本発明の他の実施例による局所的グレーティン
グ作製方法の工程説明図である。 1・・・・・・S iO2基板、2・・印・ネガ型レジ
スト膜、3・・・・・ネガ型レジスト硬化部分、4・・
印・ネガ型レジスト未硬化部分、5・・・・・・ネガ型
レジストによるグレーティング、6・・・・・5iO2
グレーテイング、7・・・・・ネガ型レジスト硬化部分
、8・・・・・・ネガ型しレスト未硬化部分。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第2図 ? 8 b 」 l 〆 r−一込一−コ ]

Claims (3)

    【特許請求の範囲】
  1. (1)基板上にネガ型レジスト膜を形成する工程と、前
    記ネガ型レジスト膜にマスク合せを行い、グレーティン
    グ形成予定部分以外の前記ネガ型レジスト膜を露光する
    工程と、前記ネガ型レジスト膜にグレーティング形成の
    だめの露光を行う工程と、前記2つの露光工程を終えた
    ネガ型レジスト膜を現像する工程と、前記現像を終えた
    ネガ型レジスト膜をエツチングマスクとして前記基板を
    エツチングする工程とを含むことを特徴とする局所的グ
    レーティング作製方法
  2. (2)  ネガ型レジスト膜にグレーティング形成のだ
    めの露光を行う工程に、レーザによる干渉露光法を用い
    たことを特徴とする特許請求の範囲第1項記載の局所的
    グレーティング作製方法
  3. (3)  ネガ型レジスト膜にグレーティング形成のだ
    めの露光を行う工程に、電子ビーム露光法を用いたこと
    を特徴とする特許請求の範囲第1項記載の局所的グレー
    ティング作製方法
JP11945382A 1982-07-08 1982-07-08 局所的グレ−テイング作製方法 Pending JPS599920A (ja)

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JP11945382A JPS599920A (ja) 1982-07-08 1982-07-08 局所的グレ−テイング作製方法

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JP11945382A JPS599920A (ja) 1982-07-08 1982-07-08 局所的グレ−テイング作製方法

Publications (1)

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JPS599920A true JPS599920A (ja) 1984-01-19

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ID=14761749

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11945382A Pending JPS599920A (ja) 1982-07-08 1982-07-08 局所的グレ−テイング作製方法

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JP (1) JPS599920A (ja)

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