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JPS5911627A - 局所的グレ−テイング作製方法 - Google Patents

局所的グレ−テイング作製方法

Info

Publication number
JPS5911627A
JPS5911627A JP12178482A JP12178482A JPS5911627A JP S5911627 A JPS5911627 A JP S5911627A JP 12178482 A JP12178482 A JP 12178482A JP 12178482 A JP12178482 A JP 12178482A JP S5911627 A JPS5911627 A JP S5911627A
Authority
JP
Japan
Prior art keywords
photoresist film
grating
substrate
thin film
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12178482A
Other languages
English (en)
Inventor
Kazuhisa Yamamoto
和久 山本
Hidetaka Tono
秀隆 東野
Yoji Fukuda
洋二 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP12178482A priority Critical patent/JPS5911627A/ja
Publication of JPS5911627A publication Critical patent/JPS5911627A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electron Beam Exposure (AREA)
  • Semiconductor Lasers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、簡単に基板上の所望の部分にのみグレーティ
ングを作製する局所的グレーティング作製方法に関する
ものである。
グレーティングは、光学測定器に使用されるだけでなく
、DFB 、DBHなどの半導体レーザ。
光カツプラ−、分波器2合波器などにも使用されている
。グレーティングを基板全面に作製する方法は数多くの
公知事例があるが、基板の所望の位置に局所的にグレー
ティングを作製する方法としては電子ビームによる直接
描画および基板を直接マスクで覆って干渉法で露光する
などの方法がある0 しかし、電子ビームによる直接描画では基板上の所望の
位置を検索するのが大変困難であるだめ、精密々位置合
せを必要とする局所的グレーティングを作製することは
困難である。1だ、基板を直接マスクで覆って干渉法で
露光する方法では、精密な位置合せが困難なうえに、グ
レーティングの周辺部が干渉により乱れるという欠点が
ある。
本発明は、前述のように従来では困難であった局所的グ
レーティング形成のだめの精密な位置合せ精度および寸
法精度を有し、グレーティング作製部分以外の基板には
何ら影響を与えないという局所的グレーティングを作製
する局所的グレーティング作製方法を提供することを目
的とするものである。
本発明の局所的グレーティング作製方法は、基板上に第
1のフォトレジスト膜を形成し、さらに前記第1のフォ
トレジスト膜上に遮光およびフォトレジスト膜分離の役
割をする薄膜を形成し、さらに前記薄膜上に第2のフォ
トレジスト膜を形成したものに公知のフォトリソグラフ
ィ工程を行うことにより第1のフォトレジスト膜に達す
るマスクパターンと相似な部分的な窓を開け、つぎに前
記窓の部分に第1のフォトレジスト膜上のグレーティン
グを形成し、前記フォトレジスト膜」二に形成されたグ
レーティングをエツチングマスクとして前記基板をエツ
チングすることにより、基板上の窓の部分にのみグレー
ティングを作製することを特徴とするものである。
又、本発明の実施態様として、以上述べた方法において
第1のフォトレジスト膜上にグレーティングを形成する
方法として、レーザ干渉または電子ビーム露光を用いた
ことを特徴とするものである0 以下本発明の実施例について詳細に説明する。
第1図〜第3図は、本発明による実施例の工程説明図で
あり、基板としてS 102を用いた例について説明す
る。S 102基板1上にフォトレジスト膜2を形成し
、さらにフォトレジスト膜2の−Fに遮光および上下の
フォトレジスト膜の分離の役割を果たす薄膜、例えば金
属薄膜3などを形成する。
さらに金属薄膜3上にフォトレジスト膜4を形成した後
、マスク合せ、露光、現像、さらに金属薄膜3のエツチ
ングを行うことにより、第1図のようにフォトレジスト
膜2に達する窓5を形成する。
この窓60部分はマスクパターンと相似である0次に、
第2図に示すようにフォトレジスト膜2」二にグレーテ
ィング6をフォトリソグラフィ工程、例えばレーザ干渉
法または電子ビーム露光法などを用いて形成する。その
後、前記グレーティング6を形成したフォトレジスト膜
2をエツチングマスクとし、基板をエツチングすること
により、Sio2基板1上の窓6の直下部分にグレーテ
ィング7を作製する。前記エツチングの際、窓6の直下
部分以外のフォトレジスト膜2および金属薄膜3はグレ
ーティングの形成を防止するだめの保護膜としての役割
を果たしている。
最後に、残存している金属薄膜3とフォトレジスト膜2
を例えばアセントなどで除去する。以上の工程により、
第3図のようにSio2基板1上の窓6直下の部分のみ
にグレーティング7を形成することができる。
以上説明したように、本発明の局所的グレーティング作
製方法は公知のマスク合せを含むフォトリソグラフィ工
程を応用することにより、所望の部分にのみ簡単にグレ
ーティングを形成することができる。さらに本発明によ
ると、同一基板上の異なった部分に異なった周期、形状
をもつグレーティングを独立に作製することができる。
なお、実施例では基板にSiO2,薄膜に金属を用いて
説明しだが、これに限ることはない。
【図面の簡単な説明】
第1図〜第3図は、本発明の実施例による局所的グレー
ティング作製方法の工程説明図である。 1・・・・・・SiO2基板、2,4・・・・・・フォ
トレジスト膜、3・・・・・・金属薄膜、5・・・・・
・窓、6・・・・・・フォトレジストによるグレーティ
ング、7・・・・・・SiO2グレーティング。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 5 第2図 第3図 115−

Claims (3)

    【特許請求の範囲】
  1. (1)基板上に第1のフォトレジスト膜を形成する工程
    と、前記第1のフォトレジスト膜上に遮光およびフォト
    レジスト膜分離の役割をする薄膜を形成する工程と、前
    記薄膜上に第2のフォトレジスト膜を形成する工程と、
    フォトリソグラフィにより前記第2のフォj・レジスト
    膜及び前記薄膜に部分的に窓を開ける工程と、前記窓の
    部分の第1のフォトレジスト膜上にグレーティングを形
    成する工程と、前記フォトレジスト膜上に形成されたグ
    レーティングをエツチングマスクとして前記基板をエツ
    チングする工程とを含むことを特徴とする局所的グレー
    ティング作製方法。
  2. (2)第1のフォトレジスト膜上にグレーティングを形
    成する工程に、レーザによる干渉露光法を合作製方法。
  3. (3)第1のフォトレジスト膜上にグレーティングを形
    成する工程に、電子ビーム露光法を含むフォトリングラ
    フィ工程を用いたことを特徴とする特許請求の範囲第1
    項記載の局所的グレーティング作製方法。
JP12178482A 1982-07-12 1982-07-12 局所的グレ−テイング作製方法 Pending JPS5911627A (ja)

Priority Applications (1)

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JP12178482A JPS5911627A (ja) 1982-07-12 1982-07-12 局所的グレ−テイング作製方法

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JP12178482A JPS5911627A (ja) 1982-07-12 1982-07-12 局所的グレ−テイング作製方法

Publications (1)

Publication Number Publication Date
JPS5911627A true JPS5911627A (ja) 1984-01-21

Family

ID=14819803

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12178482A Pending JPS5911627A (ja) 1982-07-12 1982-07-12 局所的グレ−テイング作製方法

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JP (1) JPS5911627A (ja)

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