JPS5824880B2 - ハンドウタイソウチ - Google Patents

Description

【発明の詳細な説明】 本発明は集積回路化を容易としかつ占有面積の低減化を
はかった半導体装置に関するものである。

一般に電子式卓上計算機（略して電卓）等の演算ステッ
プ数は、その演算機能により異なるが、６４．１２８．
２５６．５１２ステツプ等が多く用いられている。

ステップとは、計算機の場合演算の動作を表わす番地で
、例えば被演算数の置数な１ステツプとし、その置数を
演算レジスタに入れることを２ステツプとし、次に演算
数の置数を３ステツプとする等、各ステップで何の動作
を行なわせるかを決めるアドレス（番地）であり、記憶
装置ではどのステップに何を入れるかのアドレスに相当
する。

ここでは本発明を明確にするため５１２ステツプのコン
トロール信号） （ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ略
してＲＯＭ）を考えることにする。

従来、５１２ステツプのコントロールケート（ＲＯＭ）
は第１図に示すように、２９のコントロール信号つまり
９人力のコントロール信号をデコードして５１２出力を
得、その５１２本の信号により演算に必要なコントロー
ル信号を出すようにしている。

例えば演算に必要なコントロール信号を２４本と考える
と、第１図のように入力方向（Ｙ軸）は５１２本、出力
方向（Ｘ軸）は２４本のマトリックスを構成し、ＲＯＭ
とする必要がある。

いま、ＲＯＭの構成ゲートとして第２図のようなワイア
ードＯＲゲート（ｐチャネルＦＥＴによるゲート）を用
いたとし、出力線２本に対し接地線を共用してＲＯＭを
構成するとする。

しかもアルミゲート（ポリシリコンなどのゲートでもよ
いが）によるＦＥＴを用いたと考える。

このような構成のＲＯＭにおいて、例えば１ピットメ大
きさを２４μ×２８μとし、このパターン設計基準で）
３第１図及び第２図のＲＯＭをパターン化すると第３図
の如くなり、寸法ａ−４８μ、ｂ＝２８μであるから、
Ｙ軸方向は２８μ×５１２本−４ １４，３３６μ、Ｘ軸方向は４８μ×−ホー５７６μと
なり、ＲＯＭの占有面積は約８．２５８ｖｎＭであるが
、上記のようにＹ軸方向が１４．３３６ｍｍと極端に太
き（、集積回路化には不向きな長さである。

また技術的に開発されても量産化は不可能なものである
。

そこで、少しでもＲＯＭの一辺の長さが短かくなり、各
辺を均等化する努力は従来からなされており、例えば前
述例の５１２ステップＲＯＭは９人力信号を８人力と６
人力とに分けて８ステツプと６４ステツプとに分割し、
その代り１出力につき８オアで所望の出力を得るような
考え方がある。

第４図はその方法を示したＲＯＭの例であり、第５図ａ
はその１出力に対する具体的回路例、第５図すはこれを
パターン化した場合の回路の一部を示している。

このものにあっては、８ステツプコントロ一ル信号と６
４ステツプコントロ一ル信号との積をＲＯＭで行なわせ
て出力を得るようにしているが、出力としては５１３ス
テツプとなり、所望のコントロール信号は得られる。

その理由を３２ステツプを列にとり、以下具体的に説明
する。

いま、基本的に第１図と対応する第６図において、出力
Ｏ１は ０１＝ １２・１３・１４・１５＝１２＋１３＋１４＋
１５＝ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤ
Ｅ・・・・・・・・・（１） であったとする。

この場合出力０１ は次のように変形できる。

０□−ＣＤＥ（ＡＢ＋ＡＢ＋ＡＢ＋ＡＢ） ・・・・
・・・・・（２）従ってＡ、Ｈの二人カデコーダをつ（
す、またＣ、Ｄ、Ｅの三人カデコーダをつくり、ＲＯＭ
で論理をとってもよい。

この場合ＲＯＭは第７図となり、その具体回路を第８図
に示す。

即ち、０、−（３＋Ｏ）、 （３’＋１） （３’＋２
） （３’＋３）−３’・０＋３′・１＋３′・２＋３
′・３＝３’（０＋１＋２＋３）・・・・・・・・・（
３） ここで３′−ＣＤ百、〇−入百、１＝ＡＢ、２＝ＡＢ、
３＝ＡＢ であるから、（３）式は０、＝ＣＤＥ （Ａ
Ｂ＋ＡＢ＋ＡＢ＋ＡＢ ） ・・・・・・・・・
（４）となり、（２）式と全く同じとなる。

は出力０２についても同じことで、第６図においては、 ０２−０・１３・２２・２７＝Ｏ＋１３＋２２＋２７＝
ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ十ＡＢＣＤＥ
・・・・・・・・・（５）となり、第７図では ０２−（０”＋０） （３”＋１） （５”＋２） （
６’＋３）−〇−０＋１−３’＋２−５’＋３−６’−
ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ

・・・・・・・・・（６）となり、（５）式と全く同
じになる。

出力０３についても同じことで、第６図において昏ま ０３＝１−２・召・Ｔ−亘・６−７・口・一口４ゴ・百
４ゴ４］４１・７石・酉ペロ・７■・−７石・丁７・７
■・−Σ１・１１・〒１＝１＋２＋３＋４＋５＋６＋７
＋１３＋１４＋１５＋１６＋１７＋１８＋１９＋２０＋
２１＋２３＋２４＋２５＋２６＋２７＋２８＋２９＋３
０＋１ ゆえに ０３＝ ＡＢＣＤＥ＋λＢ頁）ＥｆＡＢ而に十ｉＣ面＋
ＡＢＣ面＋ＡＢＣ面＋ＡＢＣ面＋Ａ百ＣＤ百十λＢＣＤ
百＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ
＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋
ＡＢＣＤＥ 十ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋
ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ ・・
・・・・・・・（７）となり、第７図では ０３−（１・４・５′・６１・γ＋ｏ ） （ｏ’・１
′・３′・４′・５′・６′・７’＋ １ ） Ｘ （
０’・１′・３′・７′＋Σ）（了・７・ｙ−７・５／
−６／・７２＋百） −（１’＋４’＋ ５’＋ ６’
＋ ７’ ）・Ｏ＋ （０’＋ １’＋ ３’＋ ４’
＋５’＋ ６’＋ ７’ ）・１ ＋ （０’＋ １’
＋ ３’＋ ４’＋ ７’ ）・２ ＋ （０’＋１’
＋ ３’＋４／＋ ５／＋ ６／＋ ７／ ）・３ゆえ
に ０３＝ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤ
Ｅ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ
十ＡＢＣＤＥ＋ＡＢＣＩ５Ｅ＋ＡＢＣＤＥ＋ＡｎｃＤＥ
十ＡＢＣＤＥ＋ＡＢ−ＣＤＥ＋λＢＣＤＥ十ＡＢＣＤＥ
＋ＡＢｃｐＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤド＋
ＡＢＣＤＥ＋ＡＢＣＤＥ＋ＡＢＣＤＥ 十ＡＢｃＤＥ＋
ＡＢＣＤＥ ・・・・・・（８）となり、（７）式と
全く同じになる。

ただし ０’−Ｃ−Ｄ−開 ０’−Ｃ−Ｄ−Ｅ１’−Ｃ−Ｄ
−Ｅ １’−Ｃ−Ｄ−Ｅ２’−Ｃ−Ｄ−Ｅ
２’−Ｃ−Ｄ−Ｅ３’＝Ｃ−Ｄ−Ｅ ３
’＝Ｃ−Ｄ−Ｅ４’−Ｃ−Ｄ−Ｅ ４−Ｃ−Ｄ−
Ｅ５’＝Ｃ−Ｄ−Ｅ ５’−Ｃ−Ｄ−Ｅ６’−Ｃ
−Ｄ−Ｅ ６’−Ｃ−Ｄ−Ｅ７’−Ｃ−Ｄ−Ｅ
７’−Ｃ−Ｄ−Ｅよって２５人力（３２ステ
ツプ）のＲＯＭは第６図でもよく、第７図でもよいこと
が明らかとなる。

しかして第４図、第５図に示すＲＯＭの場合、Ｙ軸に関
しては、２４Ｘ８＝１９２本、Ｙ軸に関しては８＋６４
＝７２信号となり、さぎの設計基準でパターン配置を行
なうと、Ｘ軸方向は４８μ９２ Ｘ −＝ ４６０８μ、Ｙ軸方向は２８μ×６４２、 ＋１２μＸ８＝１８８８μとなる。

これはＲＯＭの占有面積が約８．７−となって、さぎの
例より若干大きいが、Ｙ軸またはＹ軸方向の長さが共に
短かくなり、集積回路化に適したものとなる。

しかし計算機などのＲＯＭは、このほかにコントロール
フリップフロップなどの周辺回路を１半導体チップ内に
入れることが多く、また本例でもデコーダが入るため、
４．６０８朋Ｘ１．８８８籠のＲＯＭはあまりにも大き
な占有面積となり、生産性は低下し、製品のコスト高を
招くものである。

この原因は、ＲＯＭの出力線２本に対し１本の接地線を
共用しているため、出力線の数に対応して接地線の数が
増加し、全体として接地線の占有面積がかなりの割合を
占めるからである。

本発明は上記実情に鑑みてなされたもので、隣接する不
使用の出力線を接地線（電源線）として用いることによ
り、従来時に設けた接地線を不要化し、以って半導体チ
ップ内における占有面積の低減化がはかれ、かつ集積回
路化が良好に行なえるＲＯＭ等の半導体装置を提供しよ
うとするものである。

以下図面を参照して本発明の詳細な説明する６その構成
は、Ｘ入力つまり２Ｘ−ｍステップのＲＯＭを構成する
場合、２Ｘを２Ｘ ”Ｊと２ｙとに分割し、Ｘとｙと
にはｘ−ｙくｙなる関係をもたせて出力を２ Ｘ −ｙ
個のワイアードＯＲ，をとり、しかも２ｙのマトリック
ス状に組んだＲＯＭを構成して、そのＲＯＭゲートの一
方には２Ｘ ７個のスイッチング素子を介して２分岐
し、その一方をＲＯＭ外部の出力ラインへ、そして他方
を負荷素子を介して一方の電源側に接続し、ＲＯＭゲー
トの他方を２ｘ−ｙのスイッチング素子を介して他方の
電源（接地）側に接続し、前記一方の電源側のスイッチ
ング素子の入力信号には、ｎ番目のゲートの場合、出力
側が２ｘ ｙ信号のうちのｎ番目の信号を、前記他方
の電源（接地）側のスイッチング素子の入力には、ａ
＋ １番目或いはｎ −１番目の信号を供給してコント
ロールした構成において、あたかも他方の電源（接地）
線があるかのように、成立するゲートの隣り、隣りへと
順次シフトしていくようにし、実際のパターン構成にお
いては他方の電源（接地）線がないＲＯＭとしたもので
ある。

第９図にこのＲＯＭの一例として５１２ステツプのＰチ
ャネルＦ’ＥＴによるＲ、ＯＭを示す。

即ち各出力線にそれぞれ介在されたトランジスタＱｌｌ
〜Ｑ１８アＱ２１〜Ｑ２８ ｔ ””””’Ｑ２４１〜
Ｑ２４８はそれぞれ前記２Ｘ−ｙ個のトランジスタを示
し、これらトランジスタと１つずつずれたトランジスタ
Ｔｌｌ〜Ｔ１８．Ｔ２□〜Ｔ２８．・・・・・・・・・
Ｔ２４１〜Ｔ２４８はそれぞれ他の２Ｘ−ｙ個のトラン
ジスタを示す。

隣接出力線間に選択的に設けられたトランジスタＴＲ４
１，ＴＲ４２，・・・・・・・・・、 ＴＲ５５・・・
・・・・・・は６４人力１１〜ｉｏ＋即ち行線（Ａ）・
・・対応する入力線で１駆動されて隣接する出力線側を
接続するためのものである。

２ＸＹ個の入力１１〜Ｉ３に対応する出力線即ち列線ば
それぞれ接続されてワイアードＯＲ回路１１１〜１１２
４が形成されている。

これらワイアードＯＲ回路１１１〜１１□４は負荷ＭＯ
８）ランジスタ１２１〜１２２４を介してＶＤＤ電源に
接続されると共に、出力０１〜０２４を送出するように
なっている。

ＶＧＧ電源は負荷ＭＯ８）ランジスタ１２１〜１２２４
のゲートバイアス用である。

出力線の反対側端部は接地線ＧＮＤ に共通に接続され
ている。

以上の構成でなるＲＯＭと第５図に示す従来のＲＯＭと
の間で大きく異なる点は、第５図で用いているワイアー
ＦＯＲ（入力ｉ、 、 ｉ２ 、・・・・・・・・・ｉ
ｏ＋に対するゲート）の接地線が全くない点である。

この第９図のＲＯＭにおいてトランジスタＱ１１のある
ゲートを動作させるときは、トランジスタＱｌｌがオン
である必要がある。

この場合、入力■１ がマイナス電圧であることから
トランジスタＴｌｌもオンしているから、６４ステツプ
論理ゲートの例えばトランジスタＴＲ４１をオンさせれ
ば、Ｑ１□→ＴＲ４□→Ｔ１□なるゲートが形成され、
ＲＯＭが構成できるわけである。

即ち第９図の例では、動作するゲートの右隣り（左隣り
でもよい）のラインが接地となり、ワイアードＯＲゲー
トが成立する。

このようにするとＲＯＭの大きさは大巾に低減できる。

つまり、接地専用線を見かけ上瞼いた５１２ステップＲ
ＯＭの大きさは、前述したパターンの設計基準でパター
ン配置すると、ビット当りの大きさが、接地線を除くか
ら１６μ×２８μとなる。

このためその占有面積は、Ｙ軸が１６μ×２４出力×８
オア＋１６μｍ３０８８μ、Ｙ軸が２８μ×６４信号＋
１２μ×８信号＋１２μ×８信号−１９８４μとなり、
占有面積で約６．１２７ｍ１となり、第２図の例よりも
面積で２５．８％の低下、第５図の例よりも面積で約２
９．６％の低下が可能となる。

しかも一辺の長さが３．０９ｍｍ、１．９８ｍｍとなり
、かなり小さくかつ均等化されるため、集積回路化には
最適なＲＯＭとなる。

次に上記構成のＲＯＭの動作を、第１０図及び第１１図
に示す３２ステップＲＯＭを例にとり説明する。

なお第１０図において１４．１５はデコーダ、−重丸及
び二重丸はスイッチング素子、コードとしてのＯ′は０
番地、１′は４番地、２１は８番地、３′は１２番地、
４′は１６番地、５′は２０番地、６１は２４番地、７
′は２８番地に対する。

また第１１図において使用したスイッチング素子は凡て
ＰチャネルＦＥＴを示す。

しかして、いまアドレスが２２番地とすると、入力Ａ＝
Ｏ１Ｂ＝１、Ｃ−１、Ｄ＝０、Ｅ＝１が供給されること
になる。

するとデコーダ１４の出カフのみが゛′０″レベル（−
Ｅボルト）、他ハ“１″レベル（接地レベル）となり、
またデコーダ１５の出力はうのみが“０″レベ／ｌｚ、
他ハ” １ ”レベルとなる。

このためＲＯＭのトランジスタＱｔｔｔＱ１□ｔ Ｇ１
４ 、Ｇ２１ ｔＱ２２ ＞ Ｑ２４ツＱａ１ ｔ Ｑ
３２ツＱ３４はオフし・ トラ７ジスタＱ１３．Ｇ２３
．Ｇ３８がオンとなる。

またトランジスタＴ１ｔ 、Ｔ１２ 、ＴＩ４ 、Ｔ２
１ 、Ｔ２２ 、Ｔ２４ｔＴ’ａｔツＴ３２フＴ３４１
ＴＯ４もオフし・ Ｔ１３ ｊ Ｔ２３ ｔＴ３３が
オンする。

なお第１１図において丸で囲ったものがオンしたトラン
ジスタを示す。

一方、２３人力つまり８人力信号（デコーダ１５の出力
信号）は出力のみが０”であるため、トランジスタＴＲ
７２ＴＲ２３、ＴＲ２４ｔ ＴＲ２５がオンし、その他
のトランジスタはオフとなる。

従ってＧ２３−ＴＲ７−Ｔ２３ なるゲート回路のみ
が形成され、出力０２は接地レベル即ち゛°１″レベル
となるが、４ｉ出力０１，０２は負荷ＭＯ８）ランジス
タ１２□。

１２３による電源ＶＤＤでそれぞれ゛０′ルベルとなる
。

これは出力０１〜０３が前述の（１）〜（２）式で与え
られ出力０゜のみがｆｌ １１ルベルとなることから一
致している。

ここで注意すべきは、図示のゲートＧ３．Ｇ７゜Ｇｌｌ
が成立するとき、その右となりのゲー）Ｇ４゜Ｇ８．Ｇ
１□が接地レベルとなることである。

本実施例ではこのような条件をつくるため、図示したト
ランジスタＱ１□〜Ｑ１４５ Ｑ２□〜Ｑ２４ ｊ Ｑ
３１〜Ｑ３４に対応して接地レベル側にトランジスタＴ
、１〜Ｔ１４ ｊ Ｔ２１〜Ｔ２３ ｊ Ｔ３１〜Ｔ３
４を設げ、そしてデコーダ１４による出力信号６、Ｔ、
Σ、Ｓにより開閉動作するようにしている。

つまりゲートのｎ番目Ｇｎが動作する場合、必ず隣りの
ゲートＧｎ＋１（Ｇｎ−１でもよい）が接地レベルとな
るようになっており、これをゲート兼接地ラインとする
ため、デコーダ１５による出力信号Ｏ／〜７の出力線の
うち選択された出力線により、対応するトランジスタを
駆動し、決められた出力線のみ隣りのラインに接続する
と共に接地ラインに接続し、出力０１〜０３を得るので
ある。

第１２図は、アドレスが１３番地で、入力Ａ−１、Ｂ＝
Ｏ１Ｃ＝１、Ｉ）＝１、Ｅ＝０が供給され、出力０１−
１．０２−１．０３−１ を得る場合の動作説明図、第
１３図はアドレスが２７番地で、入力Ａ＝１、Ｂ＝１、
Ｃ＝Ｏ１Ｄ＝１、Ｅ＝１が供給され、出力０１−０．０
２−１．０３−１ を得る場合の動作説明図である。

なおゲートが１１１ Ｉ！レベルとなる番地は下記のと
おりである。

０１＝１２＋１３＋１４＋１５ ０２−０＋１３＋２２＋２７ ０３＝１＋２＋３＋４＋５＋６＋７＋１３＋１４＋１５
＋１６＋１７＋１８＋１９＋２０＋２１＋２３＋２４＋
２５＋２７＋２８＋２９＋３０＋３１上記のようなＲＯ
Ｍであると、出力数が多いほどメリットが太き（なり、
例えば５１２ステップＲＯＭで出力２４本を要するとき
、ゲートをＰ＋拡散層でパターン配置すると、Ｐ＋拡散
層の数が従来のものでは（８オア＋４接地）×２４出カ
ー２８８本となるが、本実施例によれば８オア×２４出
力＋１本−１９３本となり、大巾なチップサイズ縮少化
が可能となる。

なお以上では、−Ｅボルトな°０”ルベル、接地を°゛
１″１″レベル正論理で説明したが、負論理化すること
もできる。

またＰチャネルＦＥＴのみのレシオ回路で説明したが、
ＮチャネルＦＥＴ或いはレシオレス（Ｒａｔｉｏ −１
ｅｓｓ ）回路、またＰ及びＮチャネルＦＥＴの混合形
、更にはバイポーラ素子を用いてもよい。

また電源として、接地ラインの代りにプリチャージ用に
用いる同期信号（クロックパルスなど）などでもよ＜、
ｖＤＤ。

ＶＧＧ ０代りに同期信号（クロックパルスやストロー
ブ信号など）でもよい。

即ち第１４図は、負荷ＭＯ８をＰチャネル、他のスイッ
チング素子をＮチャネルＦＥＴで構成して相補ＭＯＳ形
とし、電源系統にクロックパルスψ、φを用いた３２ス
テップＲＯＭである。

このクロックパルスを電源に用いた場合は電力消費が小
となる利点がある。

第１５図は相補ＭＯＳ形のＲＯＭの他の例で、第１４図
のＰとＮの関係を逆にしたものである。

第１６図はＥ／ＤＭＯ８すなわちエンハンスメント−デ
プリーション形ＭＯ８化シタモノ、第１７図は負荷素子
としてダイオードを用いたもの、第１８図は負荷素子と
して抵抗、スイッチング素子としてバイポーラトランジ
スタを用いたものである。

なお前述の例と対応した個所には同一符号を付して説明
を省略する。

また本発明においては、前述の一般的なステップＲＯＭ
を例にとったが、ＲＯＭを駆動するデコーダ（例えばデ
コーダ１４，１５）や表示デコーダ、或いはランダムゲ
ートをメツシュ状（マトリックス状）に組んだ論理回路
などにも適用できるものである。

以上説明した如く本発明によれば、従来マトリックスの
出力線間に必要とされた接地ライン（電源線）が不要化
され、出力線をゲート兼電源線として用いることができ
るので、集積回路化した場合に占有面積の縮少化がはか
れ、また形状が従来のものより長手形状とならず正方形
に近（なるので集積回路化に適し、また隣りの出力線を
接地（電源）ラインとして用いるので、配線間でクロス
オーバージたり構成が複雑化されたりすることのないマ
トリックス回路が提供できるものである。

・図面の簡単な説明 第１図は従来の５１２ステップＲＯＭを示すブロック図
、第２図は同ＲＯＭの詳細図、第３図は同ＲＯＭのパタ
ーン配置図、第４図は従来の他の５１２ステップＲＯＭ
を示すブロック図、第５図ａは同ＲＯＭの詳細図、第５
図すは同ＲＯＭの一部パターン配置図、第６図は第１図
に対応する３２ステップＲＯＭの概略配線図、第７図は
第４図に対応する３２ステップＲＯＭの概略配線図、第
８図は同ＲＯＭの詳細図、第９図は本発明の一実施例の
詳細回路図、第１０図は同回路に対応する３２ステップ
ＲＯＭの概略配線図、第１１図ないし第１３図は同ＲＯ
Ｍの動作説明図、第１４図ないし第１８図は同ＲＯＭの
変形例を示す回路図である。

Ｑｌｌ〜Ｑ１３ 、Ｑ２１〜Ｑ２３ ｔ Ｑ２４１〜Ｑ
２４３ 、Ｔｔ、〜Ｔ１３ ｔ Ｔ２１〜Ｔ２３５ Ｔ
２４１〜Ｔ２４３ ｔ ＴＲｔ〜ＴＲ６５・・・・・・
スイッチング素子、１１１〜１１２４・・・・・・ワイ
アード０Ｒ１１２１〜１２２４・・・・・・負荷ＭＯ８
素子、１４，１５・・・・・・デコーダ、ＧＮＤ・・・
・・・接地線。

Claims (1)

1. 【特許請求の範囲】 １ 下記の構成を有することを特徴とする半導体装置。 （ａ） 第１の電源ラインＶＤＤ と、（ｂ）
   第２の電源ラインＧＮＤ と、（ｃ） 出力端子０１
   〜０２４と、 （ｄ） 上記第１の電源ラインＶＤＤ と上記出力端
   子０１〜０□４との間に接続された負荷手段１２、〜１
   ２２４と、 （ｅ） 上記出力端子０１〜０□４と、第２の電源ラ
   インＧＮＤ との間に形成された複数本の列線と、げ）
   上記各々の列線に対し直列に接続された第１・第２のト
   ランジスタＱ１２・Ｔ、ｔ ｔ Ｑ１０・ＴＩ２°°。 ・・・・・・でなり、上記第１のトランジスタ群Ｑｌｌ
   〜Ｑ１８により形成される第１のデコーダと、上記第２
   のトランジスタ群Ｔｌｌ〜Ｔ１８により形成される第２
   のデコーダと、 （ｇ） 上記各列線間に設けられたトランジスタ群Ｔ
   Ｒ４□、ＴＲ４２・・・・・・・・・により形成される
   プログラムＲＯＭと、 （ｈ） 上記列線に対し交差する方向に走り、上記第
   １のトランジスタ群Ｑ１、〜Ｑ１８のゲート電極となる
   第１の入力行線と、 （ｉ） 上記列線に対し交差する方向に走り、上記第
   ２のトランジスタ群Ｔｌｌ〜Ｔ１８のゲート電極となる
   第２の入力行線と、 （ｊ） 上記列線に対し交差する方向に走り、上記ト
   ランジスタ群ＴＲ４、・ＴＲ４□・・・・・・・・・の
   ゲート電極となる第３の入力行線と、 （ｋ） 上記列線において形成される電荷放電路を２
   本の列線を使用して行うべく、上記第１・第２の入力行
   線に入力される入力信号と、 （１） 上記第３の入力行線に入力される入力信号。 ２、特許請求の範囲第１項に記載した負荷手段を、負荷
   ＭＯ８トランジスタとしたことを特徴とする半導体装置
   。 ３ 特許請求の範囲第１項に記載した負荷手段をクロッ
   ク信号を入力とするＭＯＳ ）ランジスタとしたこと
   を特徴とする半導体装置。 ４ 特許請求の範囲第１項に記載したすべてのトランジ
   スタをＭＯＳ ）ランジスタにて形成したことを特徴
   とする半導体装置。 ５ 特許請求の範囲第１項に記載したすべてのトランジ
   スタをバイポーラトランジスタにて形成したことを特徴
   とする半導体装置。