JPS58142629A - 対角型マトリクス回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野」 本発明は所望とする論理回路網を簡易に開発することが
でき、しかもｉ＋＋１路網展開向槓を少なくすることが
できる実用性の筒い対角型マトリクス回路網に関する。

〔発明の技術的背量とその問題点〕

集積回路の製造技術の進歩によって　１チツプのＬＳＩ
内に大規模な論理回路網が実埃できるようになってきた
。ところが論理回路網の大規模化に伴ない、その設置が
内離とｆＬ９　その開発に要する期間が長くなる傾向が
ある。％に■Ｃｉ’？ターンを品株毎に専用に設計する
カスタムＬＳＩでは回路網・ぐターンの自由度が大きい
ためＶＣ，計算機を利用した自動設計が技術的に非常に
国難で必る。この為、上記設計をかなり人手に頼らさる
を倚ないので、上記傾向が最も太きい。そこで上記回路
網パターンの自由度を匍ｊ限することにより、その自動
股引を実用化し、かつＬＳＩの開発工程をも短縮させた
、セミカスタムＬＳＩの開発技法として、ビルディング
ブロック方式や、ゲートアレイ方式などが提唱されてい
る。しかしこれらの力式でも自動配置配線のだめの・ア
ルゴリズムが複雑゛で計舞蓋か極めて多くなることから
、旧算機を長時間使用しなければならないという欠点か
ある。

そこでさらに回路網・ゼターンの配置と配線とを制限し
たＰＬＡ　（Ｐｒｏｇｒａ＋１ａｂｌｅ　Ｌｏｇｉｃ　
Ａｒｒａｙ）という方式が開発゛されている。この方式
はＡＮＤマトリクスとＯＲマトリクスとの縦続接続によ
って、任意の論理回路を実現するものである。ところか
、実際には特にＯＲマトリクス中のトランジスタの使用
率が極めて低く、しかもマトリクスが大きくなるほどこ
のイ頃向が強くなるので、ＬＳＩとしての実際の果桐度
が上からないという欠点が必る。従って大きなシステム
全体’ｉ　ＰＬＡで実現することは困難であった。） また、ｄ計されたシスケ′ムの機能のａ、餡は、ｉ」“
算機を用いたソフトウェアシミーレーション、または、
ブレッドボードによるハードウェアシミュレーションに
よって行なうのか一般的である。ところが上述した従来
方式のいずれの場合も、ソフトウェアシミーレーション
では計算機を長時間１更用せねばならず、かつ他の装置
と接続させた運転テストなどができない等の問題を有し
ている。またハードウェアシミュレーションでは、ブレ
ンドボードの製作調整のために、かなりの期間と費用と
人手が必要である等の不具合も有していた。

〔発明の目的〕

この発明は上記従来技術の問題点に鑑みでなされたもの
で、その目的とするところは、任隔の商理回路をその展
開面積を小さくして筒果稙化して簡易に実現することの
できる実用性の高い対角型マトリクス回路網を提供する
ことにある０ 〔発明の概四〕 本発明は、互いに並行な仮数の線を用いて複数の回Ｍｅ
素の入力または出力の少なくとも一方を相互に接続して
マトリクス状に回路網を展開したものであって、特に上
記回路喪糸の実質的な接続部を上記マ）　ＩＪクスＮ路
網の対角部の限られた１隅の範囲内にのみ集中的に配置
してなる対角型マトリクス回路網にある。

〔発明の効果〕

便って本発明によれは、回路要素間の実質的な接続部を
マトリクス回路網の対角部近くだけとし、上記対角部よ
り離れた位置には接続部を形成しないので、回路網展翔
面槓を少なくして果槓度の畠い所望の論理回路等を簡易
に実現することが用油となる。しかもその開発の簡易化
を図シ、設計された回路網の機能確認を簡易に行い得る
と云う実用上優れた効果を奏する。。

〔発明の実施例〕

以下、図面を径照して本発明の詳細な説明明する。

本発明は、■全ての論理回路一ＮＡＮＤＮＯＲダートた
はＮＯＲケ゛一トのみの組合せによシ実現できること、
■こ扛らの論理ダートのように人力と出力を有する回路
要素を多数相互接続した（ロ）路網は一般的に行列状に
展開できること、■接続点の密度が希薄な行列は、行と
列の適当なならべ候えおよび必要ならば多少の回路の変
更によって、上記接続点をマトリクス回路網の対角線の
近くにたけ来るようにできるということとを利用してな
されたものである。ぞしてマト５一 リクス回路網の対角部より離れた部分を鳴くことにより
、マトリクス展開面積効率の向上を図った対角型マトリ
クス回路網、例えは任意のディジタル論理ＬＳＩを実現
したものである。

埒で、任意のＭｌ理回路は論理和回路（ＯＲググー）と
論理積回路（　ＡＮＤダート）と否定回路（インバータ
）とを用いて構成できるが、フ゛ール代数におけるド・
モーガンの定理： Ａ・Ｂ＝Ａ十Ｂ　　；　　Ａ十Ｂ＝Ａ・Ｂによ゛って、
インバータとＯＲケ９−トの組合せ、またはインバータ
とＡＮＤダートの組合せだけでも実現できる０さらＶζ
、論理オ■の否定を出力するＮＯＲデートのみの組合せ
でも任意の論理回路が実現できる。なぜならは、インバ
ータは１人力のＮＯＲダートとして実現でき、ＯＲケ９
−トはＮＯＲダートとインバータの縦続接続によシ実現
できるからである。同様に、論理積の否定を出力するＮ
ＡＮＤグートグーの組合せでも任意の論理回路が実現で
きる。これらの事実はよく知られてい６− るが、さらに例を用いてＭ単に吐明する〇第１　図（ａ
）〜（Ｃ）は、いずれも２ビツトの２進数：（Ａｔ　、
Ａｏ）と（Ｂ１　＋　ＢＯ）、及びキャリー人カニＣｏ
とを入力し、それらの加算結果：（Ｒ１＋　ＲＯ）、及
びキャリｍｍカニＣ２とを出力する加算回路である。こ
れらのうち第１図（、）は排他的論理和回路（ＥＸ：Ｏ
Ｒケ°−ト）とＡＮＤ　ｒ−トとＯＲダートとを用いて
構成したものである。

これをもとにして、ＮＯＲゲートのみの回路に変換した
ものが第１図（ｂ）である。同図中（Ｍ号Ｆ。

とＧＯ・　ＦｌとＧ１．ｐｏとＱＯＸＰｌ　とＱ１％Ｌ
ｏとＫＯｓＬｌ　　とに１　とは、同じ信号を入力とす
る等しい論理回路の出力で必ることから、両回路は常に
一致している。更にこの事実を用いてダート数の削減を
計った結果が第１図（Ｃ）である。

ところで、これらの叫理グー、トのように、入力と出力
を有する回路費累を多ｅ接続してなる回路網は、次のよ
うにマトリクス状に展開することができる。まず第２図
（ａ）に示されるＭＯＳ　トランジスタ金柑いたＮＯＲ
デートとインバータとを用いて、第１図（Ｃ）の点線に
囲まれた回路部分をマトリクス展開すると、第２図（ｂ
）に示すようになる。また、第３図（、）に示されるＩ
　２Ｌ　（Ｉ　ｎｔｅｇｒａｔｅｄＩ　ｎｊｅｃｔｉｏ
ｎ　Ｌｏｇｉｃ　）のＮＯＲゲートとインバータを用い
て同じ回路を展開すると第３図（ｂ）に示すようになる
。

ここで第２図（ｂ）と第３図（ｂ）とを対比して見ると
、行列を成す交点にトランジスタが接続されている所と
されていない所があって、この接続パターンが回路の機
能を決定していることが判る。また、各ゲートの出力全
次段の入力としてフィードバックするために、行線と列
線との交点には１簡所づつｌｌ８Ｌ接候絖点（図では＋
で示しである。）がある。このように、論理回路網をマ
）　ＩＪクス状に展開すると、一般的に機能を決定する
ためのトランジスタの有無などの７９ターンとフィード
バック接続とで衣現さ扛る。そこで以後は第４図（＆）
のようにトランジスタのある交点は白丸印で表現するこ
とにすると、第２図（ｂ）及び第３図（ｂ）はともに第
４図（ｂ）のように前記することができる。そして、こ
のような簡略化した表ｉ己法を用いると第１図（Ｃ）に
示される回路全体は、８１！４図（ｃ）に示すようにマ
ｌ　ＩＪクス状に展開することができる。

このように、与えられた回路網を行列状に展開すること
は、ＬＳＩで実現する場合に有利なことが多い。

即ち第１に回路網・母ターンが規則的であるので、ＩＣ
のマスクパターンのレイアウトが容易である。第２に、
配線か規則的なので比軟的高密度な回路が実現できる。

また上記の説明では白丸印のない功はトランジスタもな
いとして来たが、ＬＳＩで実現する場合は全交点にトラ
ン・ソスタを形成し、それを行線または列線に接続する
か否かを、コンタクトホールパターンで決定させてもよ
い。あるいはＭＯＳ　トランジスタであれは各トランジ
スタの接続まで全交点で行なっておき、各トランジスタ
のダート醸化膜厚を指定するマスクパターンによって、
各トランジスタ９− の実質的な存在／不在を決定させてもよい。このように
すると、ただ１枚のマスク・母ターンによって異なる回
路を作ることができるので、第３として設計変更が容易
であるという利点が生まれる。

このように、規則的なアレー状の回路網展開かＬＳＩで
は有オリであるという事実はよく知られており、ＰＬＡ
やＩＣのマスクＲＯＭでも広く用いられている。ただ（
−１第４図（ｃ）に示される回路網のマトリクス展開は
、フィードバック接続をマトリクスの内部に含んでいる
点で、従来のＰＬＡやＲＯＭとは本質的に異っている。

ところで、第４図（、）を見ると明らかなとうりマトリ
クスの全交点のうち有効な交点、すなわちトランジスタ
が接続されている点の密度は非常に低い。この例ば２４
）Ｉ″−トの回路であるが、ケ°−ト数が更に多い場合
にはその密度か一段と低くなる。これは回路の規模（ケ
゛−ト数）が太きくなると、マトリクスの一辺かダート
数に比例り一で大きくなるからである。つ１り全交点数
−１，（１− はダート数の２乗に比例して大きくなるのに対して、１
４”−１当シの入力数（ファンイン）とファンアウト（
出力光グー、ト数）とはほぼ一定で、平均２〜３程度の
ままであシ、従って、有効交点数が上記ダート数に比例
してしか大きくならないためである。

そこで、本発明ではこのような希薄な行列（スパースマ
トリクス）は多くの場合、適当な行および列の並べ換え
によって、対角部に有効交点を集めている。このような
マトリクスの適当な並べ侠えを発見するためのアルゴリ
ズムは、数値Ｗ′ｔ′Ａ−の分野で種々研究されており
、代表的なものとしてはＲｏｓｅｎの方法、Ｇｒｏｏｍ
ｓの方法、Ｃｏ１１ｎｓの方法、Ｇｊｂｂｓの方法、Ｐ
ｏｏｌｅの方法、Ｓ　ｔｏｃｌａｎｅｙｅｒの方法など
が知られている。いずれにしろこれらアルゴリズムを用
いて第４図（ｃ）に示すマ）　ＩＪクス展開を並べ換え
たどき、例えは第５図に示すようになる。第４図（ｃ）
に示すマトリクス展開では、その対角部の最大の幅が　
３０であったものが、第５図に示すものでは　９　に減
少する。このようにすれば対角部から離れた行列部分は
もＣゴやＬＳＩ内部で形成する必要が碌いので、結局有
効交点の密度を向上させることができる。

このような並べかえによってとんな回路網でも必ず対角
部の一定の幅に有効な交点を集められるとは限られない
。しかし、実用上問題となる回路網では、経験的にはこ
れが可能である。

その時の対角部の幅（Ｂ）は、ケ゛−ト数（Ｇ）に対し
て経験的に、 Ｂ上１．１８　Ｘ　ａ０°６２　　　　　　　　・・・
（１）という関係で示される。もしこの範囲に入らない
場合は、繊埋回路では、その機能を変えずに、別の回路
に変更することによって、上述した範囲に納めることか
できる。特に、対角部から大きく離れたｍＩ所に有効交
点か来てしまう場合には、この交点に相当する、論理回
路の信号経路上に、インバータを２段面列に挿入するこ
とによって対角部に近づ゛けることができる、。

従って論理回路網では、常に上記第（１）式で表わされ
る幅Ｂをもつ対角部の範囲内でマトリクス展開表現を行
うことができると言っても、実用上さしつかえない。第
７図は第（１）式におけるＧとＢの関係を示したもので
ある。同図から１００００＋″−トのＬＳＩの場合でも
対角部の３６０デ一ト分を形、成すれは実質的に所望と
する論理回路を構成できることが分かる。

第８図は本発明の構成法によシ構成した対角型アレイロ
ジックである。この回路の機能は第１図（ａ）に示した
２ビツトの加算機能と同じものである。すなわち、ＡＯ
＋ＡＩ端子とＢＯ＋　”１端子から入力し′ｉｃ、２つ
の２進数とｃｏ端子から入力したキャリー人力信号とを
加算し、その結果の２進数をＲＯ＋　Ｒ１端子から、キ
ャリー出力を０２端子から出力する。この回路はＭＯＳ
　トランジスタを用いたＮＯＲダートを基本として構成
されている。この回路網が上記加ｍｅ能を有することは
、この回路網と第５図の回路網とが等価であることを示
せば、了解されるで凌ノろう。

１３− 即ち、第５図の回路網は、非対角部を除き、さらに点線
で囲まれた３個のブロックに分け、これらのブロックの
上下関係を逆転させると、第６図に示すように表現でき
る。一般に対角部の一定の幅のみが有意なマトリクスは
同様なブロック分けを位置の変更により、長方形の行列
になおすことかできる。従って第６図の表現を白丸印の
意味に従って第２図（ｂ）のようなトランジスタを用い
た表現に戻すと第８図に示すようになる。従って第５図
と第８図にそれぞれ示される回路は全く等価であると云
える。

以上の脱明で明らかなごとく、本発明の構成法によりマ
トリクス回路網を実現すると、短期間に大規模なＬＳＩ
の開発かできる。またトランジスタの不要な交点にもあ
らかじめトランジスタを形成し、単に接続し寿いでおく
という回路網の構成法を取れは、回路の変更は極めて容
易となり　そのために変更すべきマスクを最小の１枚で
すませることができる。またトランジスタの存在する部
分を対角部のおる範囲に納めて１４− いるので、単位面積当りのトランジスタ数、つまりダー
ト数を多くすることかでき高集権化できる。さらに、こ
のように表現された論理回路は、計算機を用いたソフト
ウェアシミーレージ日ンも、従来の汎用のロノックシミ
ュレータよりもはるかに高速に実行できるものが作れる
。

なぜならば、■ロジックオにレーションはＮ０Ｒ（また
はＮＡＮＤ　）のみである。■計算機内部の表現形式も
、回路網のマトリクス展開にそのまま対応させ、さらに
対角部のみを記憶すればよい。

■シミーレーションはその時の信号の値を各ビットに有
するＷＯＲＩ）とある回路行列の１行を表現するＷＯＲ
Ｄとのビット毎の論理＆を求める１声−を行ない（１機
械命令で実行可）その結果のステータスビットによりそ
のＮＯＲ（−またはＮＡＮＤ　）回路の結果を決定する
、という具合に非常に向岸に行なえる、などのためであ
る。

次に本発明の変形例につき説明する。

第８図に示した本発明の代表的実施例では、マトリクス
の交点のうち不要な点にはトランジスタを形成【−てい
々いが、全ての交点にトランジスタを形成し、不要な箇
す丁では行線または列線に接続しないか、あるいはトラ
ンジスタとして機能しないようにして回路網を作ること
ができる。このようにすると回路変更が必要となった時
、ＬＳＩの・母ターンの修正が最小限で済むと云う効果
がある。

また第８図では、第６図における対角部の幅９列分のみ
が形成されているが、回路変更の際の自由度を考慮し、
て、１０列分か１１列分を形成し、余裕を残しておくこ
ともできる。

また第５図に示すものにおいて幻、フィードバックの接
続点は対角方向に一直麿に並んでいるが、行と列の並べ
換え全独立に行うと、この点は不規則に並ぶことになる
。しかし入イードバックの接続点の並びが不規則になっ
ても、この直接接続点を含めて一屋の幅の対角部内に入
ｎは、前記した第６図のように変形することができる。

また同じく第５図に示すものにおいては有効交点は全て
直接接続点の左下に来ているが、必ずしもこのようにす
る必要はない。一般的に、元の回路網に内部帰還、すな
わち信号経路がループ状になった諭所がなけれは、全て
の有効交点を直接接続点の一方の側にのみ位置させるこ
とができる。しかし信号経路にループが存在する場合に
は、このようなことは首えない。

フリップフロップを含む論理回路（順序論理回路）は一
般に必ずループ経路が存在するので、この場合には面接
接続点の両側に、有効交点となシ得るトランジスタを形
成しておく必要がある。このように構成すれは、順序論
理回路までをも本発明に係るマトリクス回路網を用いて
ＬＳＩ化することが可能となる。

さらに、ダート数が多くなると、対角部の長さが幅より
も極めて長くなって来て第６図のように変形してもやは
り非常に細長い短冊状になる。ズ例えば５０００ゲート
の場合、長さは５０００となるが、幅は、第７図から２
３０程度（４６％）となる。シこれをＬＳＩ化に向いた
、より正方形に近い形にするためには、第９図に１７− 示すように途中で折りまげて・母ターンを形成すれはよ
い。

壕だ、外部入力信号と外部出力信号の端子を、第５図で
は左上部と右下部、第６図および第８図では左端と右端
にそれぞれ配置しているか、必ずしもその必要はなく、
任意の部分に入力および出力信号端子を設けてもよい。

このように人出カイぎ号端子の位置の制限を除くと、同
一回路をより伏い対角部の範囲内に実現することができ
その集積密度を上げることができる。

また以上の例では、各回路毎に立川の対角形アレイロノ
ックの大きさとレイアラトラ決める場合であったが、次
のようにして汎用のノログラマプル対角形アレイロノノ
クを用意することができる。すなわち、■各交点のトラ
ンジスタはフーーズなどで行線または列線と接続してお
き、ＬＳＩの製造後にこ扛らを選択的に切断できるよう
にする。尚この技術はＦＲＯＭ　＋ＦＰＬＡと同様の技
術を用いれはよい３、■面接接続点の両側に１効交点を
配愉：Ｌ、−Ｃ，順序＠埋回路も実現で１８− きるようＫする。■対角部の幅は第（１）式で表わされ
る幅より若干大きめにして余裕を持たせる。

このようにして出来たＬＳＩは、そ扛が持つケ９−ト数
の範囲内で、はとんどあらゆる＠理回路網を、上記フー
ーズの選択的切断（有効パターンの書込）のみで実現で
きる。

さらにまた上記プログラマブル対角形アＬ／　□イロジ
ックのトランジスタとフユーズの組合せを、フローティ
ングｒ−）のＭＯＳ　）ランジスタ等で置きかえたＬＳ
Ｉでは、有効・やターンを何度も変更することができる
。これはＥＰＲＯＭの技術と同様である。

さらに−歩進んで、各有効交点を第１０図（、）または
第１０図（ｂ）に示すようにフリ、！フロップとＡＮＤ
　ｒ　−トとで構成し、このフリツノノロツノか　０　
の時は実質的非接続、１　の時は接続とガる工うにして
おくと、このノリツノノロツノへの書込みによって、ダ
イナミックに回路網全体の慎能全変えることができるの
で、対角形ｐｆ変アレイロジックを実現できる。このよ
うな対向形可変アレイロノックは、そむ、自身を可変ロ
ジックとして用いて、極めて柔軟で適応性の高い計Ｘｉ
やハードウェアを実現するのに使用して効果があるか、
そのほかにも汎用のロジックシミュレータとして用いた
り、可変のハードウェアブレッドボードとして用いるこ
とができる。汎用のロジックシミュレータとして用いた
時は、そのスピードはシミュレートされる論理回路網全
体を並列にシミュレーションするので、リアルタイムの
シミュレーシヨンが可能で、多部装置などと組合せた動
作確認に用いるごとかでき、開発期間の短縮に極めて効
果か太きい。

ところで、前記マ）　ＩＪクスの並べ換えは、例えば次
のようなアルゴリズムに従って１１われる。

ここでは、希薄マトリクスの対角化（バンド幅縮少とも
言う）のアルゴリズムとして、簡単でＨｌｌｌか少なく
、且つ急速に対角化することのできる中点位置による７
トリクスの交互ソートアルゴリズムにつき説明する。

今、マトリクスの行と列の位置にはマトリクスの左上か
ら行位置番号と列位置番号が、１から順につけられてい
るものとする。そして、このソート・アルゴリズムは、
次に示される行ソートと列ソートとを交互にくり返し、
変化が生じなくなった所で終了する。

（１ａ）各行ごとに次のようにして、行重みを１を算す
る。

その行の一番右の非０要素の列信を番号）（１ｂ）各行
の行重みの軽い順に上から各１１を並べ換える。

（２ａ）各列ごとに次のようにして、列重みを計算する
。

２ｌ− （２ｂ）各列の列重みの軽い順に左から各列を並べ換え
る。

ただし、非０要素とは、有効交点（＋）か直接接続点（
＋）である。この時計算する重みは、中点の位置になっ
ている。

第１１図は上記のアルゴリズムを用いて第４図（Ｃ）の
マトリクスを入換した例を示すものである。そして、列
ソート■、行ソート■・・・の順序でソート処理が行わ
れている。この第１１図により上記アルゴリズムか極め
て急速にマトリクスの交点が対角化される様子が分かる
。なお、この列では、入力信号はマトリクスの左端に、
出力信号はマ）　ＩＪクスの下端に、それぞれ来るよう
制限を置いて、アルゴリズムを適用している。

以上に説明したように、本発明の栴成法による対角形ア
レイロノックは、ＬＳＩの開発期間を短縮し、もってＬ
ＳＩの多方…１へのより一層の応用を可能とする。また
これを可能ならしめている本発明の本負け、各ダートの
入力と出力を行−２２＝ 列状に配置し、その行列の並べ換えによって、行列の対
角部の一定の範囲内に実質的な接続点を集めることによ
って、ＬＳＩ／ｅターンの規則化と、イ町誌芭（２独用
１３トランノスター讐棲→の重密度化を両立させ得た点
にある。

このような本発明は論理回路の場合にとど捷らず、一般
的に入力と出力とを准する回路要素から成る回路網に対
［７ても適用することができ、ｆｌはオペレーションア
ンプを用いたアナログ回路網などに適用して同様の効果
が期待できる。

要するに本発明は　その要旨を逸脱しない範囲で極々変
形して実施することができる。

【図面の簡単な説明】

図は本発明を６明する為のもので、第１図（、）〜（ｃ
）はそれぞれ２ビツトの加算回路の構成図、第２図（ａ
）　、　、　（ｂ）はＭＯＳトランジスタを用いたＮＯ
Ｒダートの回路図および第１図（ｃ）の点線内の展開回
路図、第３図（ａ）　、　（ｂ）はｌ２ＬＫ′よるＮＯ
Ｒゲートの回路図および第１図（、）の点線内の展開回
路図、第４図（＆）はハレ開回路図の略記法の説明図、
第４図、（ｂ）は略記法による第１図（Ｃ）の点線内の
展開回路図、第４図（Ｃ）は第１図（Ｃ）全体の展開回
路図、第５図は第４図（Ｃ）の行と列を並べ換えた展開
回路図、第６図は第５図の点線の内部だけを取り出して
長方形に構成した展開回路図、第７図はケ゛−ト数と対
角化後の対角部の幅の関係の経験法則を示す図、第８図
は本発明の代表的実施例を示す対角形アレイロノックの
回路表現図、第９図はゲート数が大きい場合の対角形ア
レイロジックのチップ内レイアウトを示す図、第１０図
（、）、（ｂ）は対角形町変アレイロジックに用いる交
点部の回路例を示す図、第１１図はソート・アルゴリズ
ムを用いたマトリクスの入換えを示す図である。 出願人代理人　　弁理士　鈴　江　武　彦第３図 （ａ）

Claims (2)

【特許請求の範囲】
1. （１）　　互いに並行な複数の線を用いて複数の回路倹
   素の入力または出力の少なくとも一力を相互に接続して
   マトリクス状に回路網を展開して構成され、且つ上記回
   路要素の実質的な接続部を＠記マ）　ＩＪクス回路網の
   対角部の限られた幅の範囲内にのみ配置してなることを
   特徴とする対角型マトリクス回路網。
2. （２）複数の回路要素はＮＯＲまたはＮＡＮＤ機仙を廟
   す論理回路からなるものである％許請求の範囲第１項記
   載の対角型マｌ−ＩＪクス回路網。