JP3086470B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［概要］ 半導体記憶装置に係り、詳しくは例えばEPROM等の半
導体記憶装置のデコーダ回路に関し、 出力線選定のための第１のデコーダ回路部及び列線選
定のための第２のデコーダ回路部を同一の回路構成及び
パターンにして回路レイアウトにおける作業工数を低減
できるとともに、出力線選定信号と列線選定信号の動作
速度のバランスを取り高速動作を実現可能とすることを
目的とし、 交互に配設された複数の出力線及び複数の列線と、互
いに隣接する出力線と列線との間に行列状に配列され、
一方の端子が出力線に接続され他方の端子が列線に接続
されたセルと、各出力線に対してそれぞれ設けられ、そ
の出力線を出力に接続するための出力線接続回路と、各
列線に対応してそれぞれ設けられ、その列線を接地に接
続するための列線接続回路と、各出力線接続回路をそれ
ぞれ制御する第１のデコーダ回路部群と、各列線接続回
路をそれぞれ制御する第２のデコーダ回路部群と、アド
レス信号に基づいて第１のデコーダ回路部群と第２のデ
コーダ回路部群のうちの一組のデコーダ回路部対を選定
する第３のデコーダ回路部群とを設け、第３のデコーダ
回路部群がデコーダ対選定信号を出力し、同デコーダ対
選定信号を第１のデコーダ回路部群と第２のデコーダ回
路部群とに分岐するとともに、第１のデコーダ回路部群
と第２のデコーダ回路部群との回路構成を同一とするよ
う構成した。

［産業上の利用分野］ 本発明は半導体記憶装置に係り、詳しくは例えばEPRO
M（Erasable Programmable ROM）等の半導体記憶装置の
デコーダ回路に関するものである。

近年、半導体記憶装置では高集積化を図るために、複
数の出力線及び複数の列線を交互に配設し、互いに隣接
する出力線と列線との間にセルを行列状に配列するとと
もに、各列のセルの一方の端子を出力線に接続し他方の
端子を列線に接続したものが提案されている。この半導
体記憶装置ではいずれかのセルを選択する際、一対の出
力線及び列線を選択する必要がある。

［従来の技術］ 不揮発性半導体メモリの代表的なデバイスとしてEPRO
M装置が広く知られている。第５図は従来のEPROM装置の
一部を示し、複数の出力線1a,1b及び複数の列線2a〜2c
は交互にかつ平行に設けられ、各出力線1a,1b及び各列
線2a〜2cの一端はそれぞれゲート端子に電源ＶCCを印加
したエンハンスメント型MOSトランジスタ（以下、単に
Ｅ型MOSTrという）よりなる負荷トランジスタ３のソー
ス端子に接続され、各負荷トランジスタ３のドレイン端
子は列線バイアス用電源ＶPCに接続されている。

メモリセル・アレイ４は互いに隣接する出力線と列線
との間に行列状に配列されたセル5a〜5hで構成されてい
る。各列のセルのドレイン端子は前記出力線に接続さ
れ、ソース端子は前記列線に接続されている。又、各セ
ル5a〜5dには行線選定デコーダ回路６から行線選定信号
7aが入力されるようになっており、各セル5e〜5hには行
線選定デコーダ回路６から行線選定信号7bが入力される
ようになっている。

コラム・ゲート回路８は前記各出力線1a,1bをセンス
・アンプ回路９に接続するためのＥ型MOSTrよりなるコ
ラム・ゲート・トランジスタ10a,10bと、前記各列線2a
〜2cを接地（0V）に接続するためのＥ型MOSTrよりなる
コラム・ゲート・トランジスタ11a〜11cとから構成され
ている。

コラム・デコーダ12は出力線選定デコーダ回路13と列
線選定デコーダ回路14とからなり、同デコーダ12にはア
ドレス信号▲▼,A0,▲▼,A1,▲▼,A2が入
力されている。そして、出力線選定デコーダ回路13はア
ドレス信号▲▼,A1,▲▼,A2に基づいて４つの
出力線選定信号を生成し、その４つの出力線選定信号の
うち出力線選定信号15a,15bをそれぞれ前記コラム・ゲ
ート・トランジスタ10a,10bのゲート端子に出力するよ
うになっている。列線選定デコーダ回路14はアドレス信
号▲▼,A0及び出力線選定信号15a,15b等に基づいて
５つの列線選定信号を生成し、その５つの列線選定信号
のうち、列線選定信号16a〜16cをそれぞれ前記コラム・
ゲート・トランジスタ11a〜11cのゲート端子に出力する
ようになっている。

即ち、出力線選定デコーダ回路13は第６図に示すよう
に、４つの出力線選定デコーダ回路部（出力線選定デコ
ーダ回路部13A,13Bのみ図示）からなり、各出力線選定
デコーダ回路部13A,13B等は２ビットのアドレス信号が
入力されるNAND回路17、及び同NAND回路17に接続された
NOT回路18で構成されている。そして、出力線選定デコ
ーダ回路部13AのNAND回路17にはアドレス信号▲
▼，▲▼が入力され、両アドレス信号の論理値が
「Η」の時にのみ、出力線選定デコーダ回路部13Aは論
理値が「Η」の出力線選定信号15aを出力する。又、出
力線選定デコーダ回路部13BのNAND回路17にはアドレス
信号A1,▲▼が入力され、両アドレス信号の論理値
が「Η」の時にのみ、同デコーダ回路部13Bは論理値が
「Η」の出力線選定信号15bを出力する。

又、列線選定デコーダ回路14は第６図に示すように、
前記各出力線選定デコーダ回路部13A,13B等と交互に設
けられた５つの列線選定デコーダ回路部（列線選定デコ
ーダ回路部14A,14B,14Cのみ図示）からなり、各列線選
定デコーダ回路部14A〜14C等はAND回路19,20、両AND回
路19,20に接続されたNOR回路21、及び同NOR回路21に接
続されたNOT回路22で構成されている。

各列線選定デコーダ回路部14A〜14C等のAND回路19の
一方の入力端子にはアドレス信号A0が入力され、AND回
路20の一方の入力端子にはアドレス信号▲▼が入力
されている。列線選定デコーダ回路部14AのAND回路19の
他方の入力端子は接地に接続され、AND回路20の他方の
入力端子には出力線選定デコーダ回路13Aの出力線選定
信号15aが入力される。そして、列線選定デコーダ回路
部14Aは出力線選定信号15aが入力されるとともにアドレ
ス信号▲▼の論理値が「Η」の時にのみ、論理値が
「Η」の列線選定信号16aを出力する。又、列線選定デ
コーダ回路部14BのAND回路19の他方の入力端子には出力
線選定デコーダ回路13Aの出力線選定信号15aが、AND回
路20の他方の入力端子には出力線選定デコーダ回路13B
の出力線選定信号15bが入力される。そして、列線選定
デコーダ回路部14Bは出力線選定信号15a又は15bが入力
されるとともにアドレス信号A0又は▲▼の論理値が
「Η」の時にのみ、論理値が「Η」の列線選定信号16b
を出力する。

さらに、列線選定デコーダ回路部14CのAND回路19の他
方の入力端子には出力線選定デコーダ回路13Bの出力線
選定信号15bが、AND回路20の他方の入力端子には次段の
出力線選定デコーダ回路の出力線選定信号が入力され
る。そして、列線選定デコーダ回路部14Cは出力線選定
信号15b又は次段の出力線選定デコーダ回路の出力線選
定信号が入力されるともにアドレス信号A0又は▲▼
の論理値が「Η」と時にのみ、論理値が「Η」の列線選
定信号16cを出力する。

そして、各出力線選定デコーダ回路部13A,13B等を具
体的に回路素子で詳述すると、第７図に示すように、電
源ＶCCに接続されたディプリーション型MOSトランジス
タ（以下、単にＤ型MOSTrという）23とＥ型MOSTr24,25
からなるNAND回路と、Ｄ型MOSTr26,E型MOSTr27からなる
NOT回路と、電源ＶPPに接続されたＤ型MOSTr28とで構成
されている。又、各列線選定デコーダ回路部14A,14B等
を具体的に回路素子で詳述すると、Ｅ型MOSTr30,31から
なるAND回路と、Ｅ型MOSTr32,32からなるAND回路と、両
AND回路と電源ＶCCに接続されたＤ型MOSTr29からなるNO
R回路と、Ｄ型MOSTr34,E型MOSTr35からなるNOT回路と、
電源ＶPPに接続されたＤ型MOSTr36とで構成されてい
る。

そして、上記のように構成されたEPROM装置におい
て、例えばセル5aのデータを読み出す場合は、アドレス
信号▲▼，▲▼，▲▼の論理値を「Η」に
すると、まず、出力線選定デコーダ回路部13Aより出力
線選定信号15aが出力され、コラム・ゲート・トランジ
スタ10aがオンし、出力線1aがセンス・アンプ回路９に
接続される。この出力線選定信号15aに基づいて列線選
定デコーダ回路部14Aより列線選定信号16aが出力され、
コラム・ゲート・トランジスタ11aがオンし、列線2aが
接地（0V）へ接続される。又、行線選定デコーダ回路６
より行線選定信号7aが出力されることによりセル5aが選
択され、データが読み出される。このとき、第８図に示
すように、出力線選定信号15aの変化時期はアドレス信
号A0〜A2の変化時期から時間2t0経過後となり、列線選
定信号16aの変化時期は出力線選定信号15aの変化時期か
ら時間2t0経過後となる。

［発明が解決しようとする課題］ しかしながら、上記従来のコラム・デコーダ12では、
列線選定デコーダ回路部14A〜14C等は出力線選定デコー
ダ回路部13A,13B等と、回路構成及びパターンも異なる
ことから、回路レイアウトにおいて作業工数が多くな
り、コストアップにつながるという問題点があった。

又、出力線選定デコーダ回路部13A,13B等はアドレス
信号に基づいて２段のインバータを介して出力線選定信
号を出力し、列線選定デコーダ回路部14A〜14C等は出力
線選定信号に基づき、さらに２段のインバータを介して
列線選定信号16aを出力することになるため、出力線選
定信号と列線選定信号の動作速度に差が生じ、高速動作
の実現が難しいという問題があった。

本発明は上記問題点を解決するためになされたもので
あって、その目的は出力線選定のための第１のデコーダ
回路部及び列線選定のための第２のデコーダ回路部を同
一の回路構成及びパターンにして回路レイアウトにおけ
る作業工数を低減できるとともに、出力線選定信号と列
線選定信号の動作速度のバランスを取り高速動作を実現
可能な半導体記憶装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するため、第一の発明では、交互に配
設された複数の出力線及び複数の列線と、互いに隣接す
る出力線と列線との間に行列状に配列され、一方の端子
が出力線に接続され他方の端子が列線に接続されたセル
と、各出力線に対してそれぞれ設けられ、その出力線を
出力に接続するための出力線接続回路と、各列線に対応
してそれぞれ設けられ、その列線を接地に接続するため
の列線接続回路と、各出力線接続回路をそれぞれ制御す
る第１のデコーダ回路部群と、各列線接続回路をそれぞ
れ制御する第２のデコーダ回路部群と、アドレス信号に
基づいて第１のデコーダ回路部群と第２のデコーダ回路
部群のうちの一組のデコーダ回路部対を選定する第３の
デコーダ回路部群とを設け、第３のデコーダ回路部群が
デコーダ対選定信号を出力し、同デコーダ対選定信号を
第１のデコーダ回路部群と第２のデコーダ回路部群とに
分岐するとともに、第１のデコーダ回路部群と第２のデ
コーダ回路部群の回路構成を同一とした。

第二の発明では、記憶情報を出力するための複数の出
力線と、基準電位を供給する複数の列線と、共通の行線
に制御電極が接続され、共通の出力線に第１の電極が接
続され、第２の電極が異なる列線に接続された不揮発性
メモリセルトランジスタ対を含むメモリセルアレイと、
前記出力線を選択的にセンスアンプへ接続するための出
力線接続回路と、前記列線を選択的に基準電位線へ接続
するための列線接続回路と、アドレス信号に基づいて選
択すべき出力線と列線の組合わせを示す信号を出力する
デコーダ回路と、該デコーダ回路の出力信号をデコード
して出力線選定信号を前記出力線接続回路へ与える出力
線選定デコーダ回路と、該デコーダ回路の出力信号をデ
コードして列線選定信号を前記列線接続回路へ与える列
線選定デコーダ回路とを設け、該デコーダ回路がデコー
ダ対選定信号を出力し、同デコーダ対選定信号を出力線
選定デコーダ回路と列線選定デコーダ回路とに分岐する
とともに、該出力線選定デコーダ回路と該列線選定デコ
ーダ回路との回路構成を同一とした。

［作用］ 第一の発明では、アドレス信号に基づいて第３のデコ
ーダ回路部群により第１のデコーダ回路部群と第２のデ
コーダ回路部群のうちの一組のデコーダ回路部対が選定
され、その選定されたデコーダ回路部対により一対の出
力線接続回路及び列線接続回路が制御される。そして、
その一対の出力線接続回路及び列線接続回路の動作によ
り一対の出力線及び列線が選定される。

第二の発明では、アドレス信号に基づいてデコーダ回
路により選択すべき出力線と列線の組合わせを示す信号
が出力される。その組合わせを示す信号は出力線選定デ
コーダ回路によりデコードされて出力線選定信号が出力
線接続回路へ与えられるとともに、列線選定デコーダ回
路によりデコードされて列線選定信号が列線接続回路へ
与えられる。そして、出力線接続回路により出力線の１
つが選択的にセンスアンプへ接続され、列線接続回路に
より列線の１つが選択的に基準電位線へ接続され、選択
された出力線及び列線に第１及び第２の電極が接続され
ている不揮発性メモリセルトランジスタが選択される。

［実施例］ 以下、本発明を具体化した一実施例を第１〜４図に従
って説明する。

尚、説明の便宜上、第５図と同様の構成については同
一の符号を付して説明を一部省略する。

第１図に示すように、本実施例におけるコラム・デコ
ーダ12は列方向デコーダ回路37、出力線選定デコーダ回
路38及び列線選定デコーダ回路39で構成されている。第
２図に示すように、列方向デコーダ回路37はNAND回路よ
りなる８つの列方向デコーダ回路部（列方向デコーダ回
路部37A〜37Dのみ図示）からなり、各列方向デコーダ回
路部には３ビットのアドレス信号が入力されていて、そ
の３ビットのアドレス信号の論理値が全て「Η」の時に
のみ、各列方向デコーダ回路部はデコーダ対選定信号を
出力する。

即ち、列方向デコーダ回路部37Aにはアドレス信号▲
▼，▲▼，▲▼が入力されており、各アド
レス信号の論理値が「Η」の時にのみ、論理値が「Ｌ」
のデコーダ対選定信号40aを出力する。列方向デコーダ
回路部37Bにはアドレス信号A0,▲▼，▲▼が入
力されており、各アドレス信号の論理値が「Η」の時に
のみ、論理値が「Ｌ」のデコーダ対選定信号40bを出力
する。列方向デコーダ回路部37Cにはアドレス信号▲
▼,A1,▲▼が入力されており、各アドレス信号の
論理値が「Η」の時にのみ、論理値が「Ｌ」のデコーダ
対選定信号40cを出力する。さらに、列方向デコーダ回
路部37Dにはアドレス信号A0,A1,▲▼が入力されて
おり、各アドレス信号の論理値が「Η」の時にのみ、論
理値が「Ｌ」のデコーダ対選定信号40dを出力する。

第２図に示すように、出力線選定デコーダ回路38はNA
ND回路よりなる４つの出力線選定デコーダ回路部（出力
線選定デコーダ回路部38A,38Bのみ図示）からなる。出
力線選定デコーダ回路部38Aの一方の入力端子は列方向
デコーダ回路部37Aの出力端子に接続されるとともに、
他方の入力端子は列方向デコーダ回路部37Bの出力端子
に接続されている。そして、同出力線選定デコーダ回路
38Aはデコーダ対選定信号40a又は40bが入力されると、
論理値が「Η」の出力線選定信号15aを出力する。

出力線選定デコーダ回路部38Bの一方の入力端子は列
方向デコーダ回路部37Cの出力端子に接続されるととも
に、他方の入力端子は列方向デコーダ回路部37Dの出力
端子に接続されている。そして、同出力線選定デコーダ
回路部38Bはデコーダ対選定信号40c又は40dが入力され
ると、論理値が「Η」の出力線選定信号15bを出力す
る。

又、列線選定デコーダ回路39は前記各出力線選定デコ
ーダ回路部38A,38B等と交互に設けられたNAND回路より
なる５つの列線選定デコーダ回路部（列線選定デコーダ
回路部39A,39B,39Cのみ図示）からなる。列線選定デコ
ーダ回路部39Aの一方の入力端子は電源ＶCCに接続され
るとともに、他方の入力端子は列方向デコーダ回路部37
Aの出力端子に接続されている。そして、同列線選定デ
コーダ回路部39Aはデコーダ対選定信号40aが入力される
と、論理値が「Η」の列線選定信号16aを出力する。

列線選定デコーダ回路部39Bの一方の入力端子は列方
向デコーダ回路部37Bの出力端子に接続されるととも
に、他方の入力端子は列方向デコーダ回路部37Cの出力
端子に接続されている。そして、同列線選定デコーダ回
路部39Bはデコーダ対選定信号40b又は40cが入力される
と、論理値が「Η」の列線選定信号16bを出力する。さ
らに、列線選定デコーダ回路部39Cの一方の入力端子は
列方向デコーダ回路部37Dの出力端子に接続されるとと
もに、他方の入力端子は次段の列方向デコーダ回路部の
出力端子に接続されている。そして、同列線選定デコー
ダ回路部39Cはデコーダ対選定信号40d又は次段の列方向
デコーダ回路部のデコーダ対選定信号が入力されると、
論理値が「Η」の列線選定信号16cを出力する。

第３図は本実施例におけるコラム・デコーダ12の詳細
を示す電気回路図である。各列方向デコーダ回路部37A,
37B等は電源ＶCCに接続されたＤ型MOSTr41とＥ型MOSTr4
2〜44で構成されている。又、各出力線選定デコーダ回
路部38A,38B等及び各列線選定デコーダ回路部39A,39B等
は、電源ＶCCに接続されたＤ型MOSTr45及びＥ型MOSTr4
6,47と、電源ＶPPに接続されたＤ型MOSTr48とで構成さ
れている。

そして、上記のように構成されたEPROM装置におい
て、例えばセル5aのデータを読み出す場合は、アドレス
信号▲▼，▲▼，▲▼の論理値を「Η」に
すると、列方向デコーダ回路部37Aのみからデコーダ対
選定信号40aが出力される。このデコーダ対選定信号40a
に基づいて、出力線選定デコーダ回路部38Aより出力線
選定信号15aが出力されるとともに、列線選定デコーダ
回路部39Aより列線選定信号16aが出力される。これによ
り、コラム・ゲート・トランジスタ10aがオンして出力
線1aがセンス・アンプ回路９に接続されるとともに、コ
ラム・ゲート・トランジスタ11aがオンして列線2aが接
地（0V）へ接続される。又、行線選定デコーダ回路６よ
り行線選定信号7aが出力されることによりセル5aが選択
され、データが読み出される。

このとき、第４図に示すように、デコーダ対選定信号
40aの変化時期はアドレス信号A0〜A2の変化時期から時
間t0経過後となり、出力線選定信号15a及び列線選定信
号16aの変化時期はデコーダ対選定信号40aの変化時期か
ら時間t0経過後、即ち、アドレス信号A0〜A2の変化時期
から時間2t0経過後となる。これは、列方向デコーダ回
路部37Aのインバータ段数が１段であり、出力線選定デ
コーダ回路部38A及び列線選定デコーダ回路部39Aのイン
バータ段数がそれぞれ１段であるためである。

続いて、セル5bのデータを読み出すために、アドレス
信号A0,▲▼，▲▼の論理値を「Η」にする
と、列方向デコーダ回路部37Bのみからデコーダ対選定
信号40bが出力され、このデコーダ対選定信号40bに基づ
いて、出力線選定デコーダ回路部38Aより出力線選定信
号15aが出力されるとともに、列線選定デコーダ回路部3
9Bより列線選定信号16bが出力される。これにより、コ
ラム・ゲート・トランジスタ10aがオンして出力線1aが
センス・アンプ回路９に接続されるとともに、コラム・
ゲート・トランジスタ11bがオンして列線2bが接地（0
V）へ接続される。又、行線選定デコーダ回路６より行
線選定信号7aが出力されることによりセル5bが選択さ
れ、データが読み出される。

さらに、セル5cのデータを読み出すために、アドレス
信号▲▼,A1,▲▼の論理値を「Η」にすると、
列方向デコーダ回路部37Cのみからデコーダ対選定信号4
0cが出力され、このデコーダ対選定信号40cに基づい
て、出力線選定デコーダ回路部38Bより出力線選定信号1
5bが出力されるとともに、列線選定デコーダ回路部39B
より列線選定信号16bが出力される。これにより、コラ
ム・ゲート・トランジスタ10bがオンして出力線1bがセ
ンス・アンプ回路９に接続されるとともに、コラム・ゲ
ート・トランジスタ11bがオンして列線2bが接地（0V）
へ接続される。又、行線選定デコーダ回路６より行線選
定信号7aが出力されることによりセル5cが選択され、デ
ータが読み出される。

このように、本実施例のコラム・デコーダ12では、ア
ドレス信号に基づいて列方向デコーダ回路37の各列方向
デコーダ回路部37A〜37D等の１つのみからデコーダ対選
定信号を出力させ、この各デコーダ対選定信号により出
力線選定デコーダ回路38及び列線選定デコーダ回路39の
うちの一組のデコーダ回路部対のみを動作させて出力線
選定信号及び列線選定信号を同期して出力させるように
したので、出力線選定デコーダ回路部及び列線選定デコ
ーダ回路部を同一の回路構成及びパターンとすることが
でき、回路レイアウトにおける作業工数が低減でき、こ
れにより製造コストの低減を図ることができる。

又、本実施例のコラム・デコーダ12では、各列方向デ
コーダ回路部37A,37B等はＤ型MOSTr41とＥ型MOSTr42〜4
4からなる１段のインバータであり、出力線選定デコー
ダ回路部38A,38B等及び各列線選定デコーダ回路部39A,3
9B等はＤ型MOSTr45及びＥ型MOSTr46,47等からなる１段
のインバータであるため、アドレス信号から出力線選定
信号及び列線選定信号までのインバータ段数が合わせて
２段となり、第５図に示す従来のコラム・デコーダと比
較してアドレス信号から列線選定信号までのインバータ
段数を半減でき、データの読み出し等の動作速度を約２
倍に高めることかできる。

尚、本実施例ではEPROM装置に実施したが、マスクROM
等の不揮発性メモリに実施してもよい。

［発明の効果］ 以上詳述したように、本発明によれば出力線選定のた
めの第１のデコーダ回路部及び列線選定のための第２の
デコーダ回路部を同一の回路構成及びパターンにして回
路レイアウトにおける作業工数を低減できるとともに、
出力線選定信号と列線選定信号の動作速度のバランスを
取り高速動作を実現することが可能な半導体記憶装置と
することができる優れた効果がある。

【図面の簡単な説明】

第１図は本発明を具体化した一実施例のEPROM装置を示
す構成図、 第２図は一実施例のコラム・デコーダを示す論理回路
図、 第３図は一実施例のコラム・デコーダを示す電気回路
図、 第４図は一実施例のコラム・デコーダの作用を示す各波
形図、 第５図は従来のEPROM装置を示す構成図、 第６図は従来のコラム・デコーダを示す論理回路図、 第７図は従来のコラム・デコーダを示す電気回路図、 第８図は従来のコラム・デコーダの作用を示す各波形図
である。 図において、 1a,1cは出力線、 2a〜2cは列線、 5a〜5hはセル、 10a,10bは出力線接続回路としてのコラム・ゲート・ト
ランジスタ、 11a〜11cは列線接続回路としてのコラム・ゲート・トラ
ンジスタ、 37は第３のデコーダ回路部群としての列方向デコーダ回
路、 38は第１のデコーダ回路部群としての出力線選定デコー
ダ回路、 39は第２のデコーダ回路部群としての列線選定デコーダ
回路である。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】交互に配設された複数の出力線（1a,1b）
   及び複数の列線（2a〜2c）と、 互いに隣接する出力線と列線との間に行列状に配列さ
   れ、一方の端子が出力線（1a,1b）に接続され他方の端
   子が列線（2a〜2c）に接続されたセル（5a〜5h）と、 各出力線（1a,1b）に対してそれぞれ設けられ、その出
   力線を出力に接続するための出力線接続回路（10a,10
   b）と、 各列線（2a〜2c）に対応してそれぞれ設けられ、その列
   線を接地に接続するための列線接続回路（11a〜11c）
   と、 各出力線接続回路（10a,10b）をそれぞれ制御する第１
   のデコーダ回路部群（38）と、 各列線接続回路（11a〜11c）をそれぞれ制御する第２の
   デコーダ回路部群（39）と、 アドレス信号に基づいて第１のデコーダ回路部群（38）
   と第２のデコーダ回路部群（39）のうちの一組のデコー
   ダ回路部対を選定する第３のデコーダ回路部群（37）と
   を設け、 第３のデコーダ回路部群（37）がデコーダ対選定信号
   （40）を出力し、同デコーダ対選定信号（40）を第１の
   デコーダ回路部群（38）と第２のデコーダ回路部群（3
   9）とに分岐するとともに、 第１のデコーダ回路部群（38）と第２のデコーダ回路部
   群（39）の回路構成とを同一としたことを特徴とする半
   導体記憶装置。
2. 【請求項２】記憶情報を出力するための複数の出力線
   （1a,1b）と、 基準電位を供給する複数の列線（2a,2b）と、 共通の行線（7a）に制御電極が接続され、共通の出力線
   （1a）に第１の電極が接続され、第２の電極が異なる列
   線（2a,2b）に接続された不揮発性メモリセルトランジ
   スタ対（5a,5b）を含むメモリセルアレイ（４）と、 前記出力線（1a,1b）を選択的にセンスアンプへ接続す
   るための出力線接続回路（10a,10b）と、 前記列線（2a,2b）を選択的に基準電位線へ接続するた
   めの列線接続回路（11a,11b,11c）と、 アドレス信号に基づいて選択すべき出力線と列線の組合
   わせを示す信号を出力するデコーダ回路（37）と、 該デコーダ回路（37）の出力信号をデコードして出力線
   選定信号を前記出力線接続回路へ与える出力線選定デコ
   ーダ回路（38）と、 該デコーダ回路（37）の出力信号をデコードして列線選
   定信号を前記列線接続回路へ与える列線選定デコーダ回
   路（39）とを具備し、 該デコーダ回路（37）がデコーダ対選定信号（40）を出
   力し、同デコーダ対選定信号（40）を出力線選定デコー
   ダ回路（38）と列線選定デコーダ回路（39）とに分岐す
   るとともに、 該出力線選定デコーダ回路（38）と該列線選定デコーダ
   回路（39）との回路構成を同一としたことを特徴とする
   半導体記憶装置。