JPS58170286A - 電子装置をテストするためのテスト信号発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子装置、特にテレビジ璽ン装ａｔテストする
テスト信号発生装置に関するものである。

テスト信号発生器は、テレピノ盲ン送信器・受信器の作
動を制御するテレビ−）璽ン分野において特Ｋｌｌ知で
ある。

この形式の発生器は普通のテストに要求される主な信号
を発生し、テスト信号のあるものは、信号の特徴作動を
九はテレピノ冒ン送信器・受信器の長い間の保守を容易
にするために、国際標準によって決められている。ある
信号はラインにおいてテレビシ璽ン瞭に挿入され、ライ
ンは国際標準によって充分決められ且つテレビジ冒ン受
信器のスクリーンにおいて可視化される。このように、
テストおよび測定操作はニーデーにとって充分理解でき
る屯のである。これらの発生器の大部分のものは従来の
アナログ技術の信号の形成によって構成されている。

他の周知のカテがリーにはデジタル、すなわち数値信号
発生器があシ、その機能は、テレビジ薗ンテスト信号を
記述する数値又はデジタルのシーケンス（系列）を運ぶ
ことである。このシーケンスはリードオンリーメモリ（
ＲＯＭ　）中に格納され、所望のテレビジ賀ン信号を再
生するデジタル・アナログコンバータによって変換され
るために適当な速度で読取られる。テレビシ璽ンテスト
信号を運ぶために用いられるデジタル技術は、もし信号
がライン轟９かなシの数のサンダルから成シ且っ各サン
ダルが充分な数のビットから成るならば良品質の信頼で
きる信号を与えるという充分に確立した名声を持つ。デ
ジタル技術の他の利点は、異なったメモリを選択して組
合せることにより合成信号を得ることかできるという事
実にある。

しかしながら、もしデジタルテスト信号発生器に対して
広範囲の信号を得ることか望まれるならば、問題が生じ
る。例えば、白黒モードにおいて従来の発生器によって
運ばれ′る信号か、信号の再生のために走査ライン当ｊ
ｉ）１６００及び２０４８の間の８ビツトを要求するな
らば、多数のテスト信号を得るために、大容量のリード
オンメモリ（ＲＯＭ　）を有することが必要である。こ
の容量は、Ｎ１６キロビ、トに違し、ここでＮはサンダ
ルの形状でメモリ中に格納されたテスト信号の数を示す
。この容量は、カラーテレビシ冒ン信号発生器の場合に
著しく増加され、カラーテレピノ冒ン信号発生器におい
ては、輝度信号は少なくとも１０ビットのサンダルを要
し且つ色差信号（輝度信号よ）数において４信少ない）
は少なくとも８ピツトを要する０その結果、先行技術の
ｆングル化したテスト信号発生器を与えるのに要するＲ
ＯＭの容量は増加し１所望のテスト信号の数が信号０１
０分の数個を得るときでさえ、合理的な限界値をはるか
に越えるものである。さらに、テスト信号ｄ形状がＲＯ
Ｍのままであるとき、その結果、オペレータがテスト中
テレビジ曹ン装置から得られる診断に対して適する信号
を変化しまたは他の信号を発生することさえ本不可能と
なる。

本発明の目的は、先行技術の装置よシ使用の融通性を与
えるテスト信号を発生する装置によって前述の欠点を克
服し且りオ（レータの要求にしたがって多数の異なった
テスト信号を発生すること全可能にすることである。

このために、本発明は、電子装置１ｔ−テストする１　
　ためのテスト信号発生装置であって、装置の出力にお
いてデジタル形式で格納したサンダルをアナログ信号に
変換するデジタル・アナログコンｐ４−タに結合され、
デジタルサンダルの形式でテスト信号を格納する手段を
含むテスト信号発生装置に向けられている。本装置の特
徴は、 アナログ・デジタルコンバータと記憶手段との間に挿入
された読ｊｌｌり／書込みメモリと、記憶手段及び読取
シ／書込みメモリに接続されたコンピュータと、を含み
、該コンピュータは、デジタルサンダルの形状でテスト
信号を発生する手段と、 記憶手段内圧格納した信号及び発生手段によって発生し
たテスト信号を読取り／書込みメモリに転送する手段と
、及び 読取シ／書込みメモリ内に格納したサンダルのデジタル
・アナログコンバータへの転送に同期する手段と、 を含む、ことを特徴とするテスト信号発生鉄筒にある。

本発明の他のｌ１ｆＪ黴によると、テス）（Ｗ号を発生
する手段かマイクロプログラムした処理ユニットから成
シ、咳ユニ、）は信号ディスクリｌり（ｄｌａｅｒｉｐ
ｔｏｒ　）を格納する手段と結合され且つ各各が素子テ
スト信号の発生の特定のグロダラムを構成する指示シー
ケンスを格納する手段と結合された中央処理ユニッ）　
（ＣＰＵ　）から成る。この配列によって、テスト信号
を発生するのに必要なすべての発生源は、例えば処理ユ
ニットに結合したキーが−ドによって直接アドレス指定
される信号ディスクリゲタによって識別できる。各ディ
スクリゲタが１ＦＩＫ素子テスト信号発生グロダラムの
起動のアドレスを含むので、オペレータは、得たいと望
むテスト信号の形式には対応するグロダラムを開始する
ために、中−一−ドによってまたは、例えば他のアクセ
ス手段によって直接動作を行なうことができる。

この配列は特に利点を有する。その塩山は、連続的に発
生される多数の素子信号の関連から各々が構成される多
数のテスト信号の発生を可能にするからである。信号の
この発生は、信号を合成することを望む異なったディス
クリゲタのオペレータの選択の直接の結果て８り。

本発明の装置の他の利点は、他のテスト信号が発生され
る毎に、装置か記憶手段中にすでに含まれているテスト
信号のライプラｌ増すことを可能にする事実にある。そ
の理由は、格納作動が処理ユニットから記憶手段へ発生
した信号を単に転送することによって行なわれるからで
ある。

さらに、装置が読取シ／書込みメモリを含み、そのメモ
リヲ介してすべてのデジタルサンダルが転送され、アナ
ログ・デジタルコンバータに向ケられる事実によって、
同期手段を利用するととＫよってテレビシ曹ン標卑に対
応するアナログテスト信号を再生する目的のために、コ
ンビエータまたは記憶手段のいずれかから導かれるデー
タの流れ速度に整合することか可能である。

次に、本発明を添付図面を参照して説明する。

第１図に示す装置は、記憶手ＩＲ１、アナログ・デジタ
ルコンバータ２同期手段３、読取シ／）Ｆ込みメモリ４
及びコンビエータ５から成っている。インター７エース
６は記憶手段ｌ及びＷｔＭｊｉｌＦ）７畳込みメモリ４
０間の接続を与え、このインター７エースハコンヒーー
タ５によって制御される。ゲートＡ及びＢによって、コ
ンビエータ５はデータラインＤ１及びデータ着信制御ラ
インＤ２ｔ−介してそれぞれインター７エース６に接続
すれている。ｒ−タ転送はデータラインＤ３及びＤ４ｔ
−介して記憶手段ｌ及びインター７エース６の間で生じ
る。

データはインターフェースから出てデータラインＤ５ｉ
介して読取シ／書込みメモリ４に転送される。

記憶手段１は大容量メモリユニｖ　）　７及びＲＯＭメ
モリ８から成る。大容量メモリユニット７は装置のテス
ト信号ライブラリを含む極めて大きな容量のメモリであ
ル、ディスクメモリま九鉱フロッピーディスクから成る
ことかできる。大容量メモリユニ、ドア及びインタ−７
エース６０間の信号の転送はコンビエータ５の制御下で
２−タラインＤ４上で生じる。ＲＯＭメモリ８は一組の
グリグロ１ ダラムしたテスト信号を含む、非常に少ない数の信号の
みから成る一組、すなわち大容量メモリユニ、ドアに含
まれるテスト信号ライブラリを利用することなしに迅速
なテストを行なうために、プレビジ冒ン装飯をテストす
るのにごく普通に用いられる信号のみから成る一組に対
して収けらｔしる必要がある。

７ｔログ・デジタルコンバータ２＃ｉ、コンバータ９を
含み、コンバータ９の入力はメモリ４で絖取られたデジ
タル信号を受は堆シ、その出力は、イｕ＠取形段１０に
転送すべきアナログ信号を出す。

同期生Ｒ３は、同期発生器１１、同期（“Ｑｎｅ″）信
号を発生する装置に及び装置１３、すなわちＰＡＬシス
テム同期信号を発生するいわゆる“ＰＡＬ″発生器から
成シ、同期信号は成形段１０に向けらする。

読取シ／書込みメモリ４は揮発性ランダムアクセスメモ
リ（ＲＡＭ　）から成る。＠取シ／曹込みメモリ４及び
ＲＯＭメモリ８は共通アドレスバス（Ａ／ＢＵＳ　）に
↓りてアドレス指定さｎ１共逍アドレスバス中で同期装
ｆＩＩＬ３またはインターフェース　　　？６を介して
コンピュータ５からＳ＊さｎたアドレスが転送される。

コンピュータ５はマイクロコンピュータ構造を有し、し
たがって、データ及びアドレスバスによって中央ＲＡＭ
メモリ１５、少なくとも１つのＲＯＭメモリ１６、キー
が一ド１７及びスクリーン１８に相互接続された中央処
理ユニｙ　）　（ＣＰＵ　）　ｌ　４（例えばｉイクロ
グロセ、を−から成る）によって周知の如く構成され九
ものである。さらに詳細には・１９７７年メイソン（ノ
ヤリ）で出版されたアール・リオン・カーノ及びジェイ
ーエムクロチェット着１マイクログロセッサー及びｉイ
クロコンヒーータ”または１９７４年ルンナイスホール
インコーポレーテッド（二ニーヨーク）Ｋよっテ出版さ
れ九ケイ　ウェイラマン著１ミニコンビ、−タシステム
”を参照されたい、　ＲＯＭメモリ１６Ｕ、記憶手段ｌ
及び読取シ／書込みメモリ４０間の情報またはデータの
転送を行なうのに必要なすべてのテーブル及びマイクロ
プログラムばかりでなく他のテスト信号を発生するのに
必要なテーブル及びマイクロプログラムを含む。これら
の転送操作は入力−出力命令を行なうことによって実行
され制御さｎる。そのような命令の実行はマイクロクロ
セッサーの技術仕様書に通常指示してあシ、マイクロク
ロセッサーは市販されているので本発明を理解するため
にマイクロクロセッサーーについて述べる必要はないと
考える。テスト信号金発生するのに用いられるテーブル
は信号ディスクリツタ−を含むＲＯＭメモリ１６の領域
によって構成される。

信号ディスクリゲタ−のフォーマットは第２図に示され
ている。この図において、ディスクリツタ−１９は領域
２０ないし２４で構成されている。

領域２０はディスクリグターの形式を格納し、ディスク
リゲタ−がオペレータによってキーボード上で選択され
ると色、ｆ”　イスクリグターヲ識別するように働ら〈
。領域２１はディスクリゲタ−に対応するテスト信号の
発生プログラムの起動アドレスを含み、このプログラム
はＲＯＭメモリ１６中に格納されている。領域２２は中
央メそり１５の１つの領域のアドレスＡＺｔｋ％定化し
、アドレスＡＺ、中に、ディスクリゲタ−に対応する信
号の第ｌサングルの振幅が格納され、且つ信号の後続す
るサンプルを格納するのに用いられる。領域２？は中央
メモリ１５０１つの領域のアドレスＡＺ、’ｉ特定化し
、アドレスＡＺｔ中に信号の起動の瞬間が格納される。

領域２４は中央メモリ１５０１つの領域のアドレスＡＺ
、を特定化し、アドレスＡＺ、中に信号の終了の振幅が
格納される。領域２４（２３は中央メモリ１５０１つの
領域のアドレスＺ４ｔ％定化し、アドレスＡＺＪ中に信
号の終了を指示する瞬間が格納される。中央メモリのア
ドレス領域ＡＺｓないしＡＺ、は、一旦オイレータがデ
ィスクリゲタ−を選択すると、キーが−ド１７から書込
まれる。

読取シ／査込みメモリ４に対するＲＯＭメモリ８ばかシ
でなくコンビエータ５の接続が１＆３図に示されている
。この図において、ＲＯＭメモリ８は、２つのメモリプ
ロ、り２５及び２６によりて構成、）　　されている。

メモリ２５は輝緻信号のサンダルＹｉを含み、メモリ２
６は色差信号のサンダルＣ）［１’ｌ（含む。この橋の
メモリに対する構造配クリは、ガえば（各々が３２キロ
ピ、トの容量を持つ２つのＲＯＭ　（モートローラコー
ポレーシ曽ンニヨっテ市販されている形成層２７３２）
によって実現でき、２　”Ｄ　Ｃ）　ＲＯＭは１６ビ、
トの４キロワードの容量に対応し、このため、各々が２
０４８個のサンダルを有する２つのテスト信号を集める
ことができる。

この組織にしたがって、メモリ８中にＲＩＪｉｌられ九
１りの１６ビ、トワードは、メモリ８の出力ｄ。

ないしｄ１５に置かれている。出力ｄＯないしｄ９は輝
度ピットを転送し、出力ｄｌＯないしｄ１３は色差ピッ
）１転送し、出力ｄ１５は制御ピットを転送する。メモ
リ２５の出力ｄＯないしｄ７はセレクタ２７のそれぞれ
の入力に接続さ扛、メモリ２６の出力ｄ８ないしｄ１５
はセレクタ２８のそれぞれの入力に接続さｎている。セ
レクタ２７及び２８は、それらの入力Ｅにおいて制御さ
れるとき、メモリ２５及び２６の出力ｄｏないしｄ７に
現われる輝度サンダルＹ１のピ、）及び出力ｄ８ないし
ｄ１３に現われる色差サンプルＣＨＩのビｙトにデータ
ラインＤ５上に転送する。

データラインＤＩを介してコンビエータから導かれるデ
ータｄ’０ないしｄ’１５はセレクタ２９及び３０のそ
れぞれの入力に加えられる。これらのデータは、セレク
タ２９及び３０の入力Ｅがセレクタ２９及び３０が有効
にされるとき、セレクタ２９及び３０の出力を介してデ
ータラインＤＩＫ転送される。セレクタ２７ないし３０
の入力Ｅの有効は次のように行なわれる。セレクタ２７
及び２８は、装置か例えばテレビ−）Ｉｌン送信局によ
って発生された外部クロック信号によって同期されると
き、活性化される。セレクタ２９及び３０は、装置が送
信局に接続されないで且つ内部クロック上の内部モード
で作動するとき、活性化される。

セレクタ２９０入力Ｅは２つの入力を持つＮＡＮＤ　ｒ
−ト３１の出力から加えられる。１つの入力は、同期手
段３から導かれる内部−外部制御信号ＩＮＴ／ＥＸＴを
受は取シ、他の入力鉱信号Ｙ／ＣＨＲを入力で受は増る
反転増ｌｌ１Ｉ器３２の出力に接続されている。信号Ｙ
／ＣＨＲはやはシ同期手段３から尋かれる。セレクタ３
０の入力Ｅは、２つの入力を持つＮＡＮＤ　ｒ　−）　
３３の出力に接続されておシ、１つの入力は内部・外部
信号を受け、他の入力は信号Ｙ／ＣＨＲｉ受は取る。第
１の状態において、信号Ｙ／ＣＨＲか、セレクタ２９に
よって、ｒ−タラインＤＩのラインｄ’０ないしｄ’７
に上にある輝度（ｈ号のサンダルＹ！の選択を行なう。

信号Ｙ／ＣＨＲが第２の状態にあるとき、信号Ｙ／ＣＨ
Ｒが、セレクタ３０によって、データラインＤＩのライ
ンｄ’８ないしｄ’１３上にある色差信号のサングル０
組の選択を行なう。

耽取り／書込みメモ１７４ｃ１組織の１つの例が第４図
に示されている。メモリ４は、例えばはは１００＋１セ
カンドのサイクル時間を持つＣＭＯＳスタティック回路
の如き高速アルクセスメモリによって構成されている。

テレビノヨンラインに対して２０４８ｉ１ｉのサンダル
を送信することに対応する３２メガヘルツの周波数にお
いてメモリの作動を町゛能ならしめるために、こ扛らの
回路線、マルチ！レクシング動作をニーデーにとって明
瞭にするために、４によって、書込み−ｆ”イマルチグ
レクスされ且つＭ、取り一マルチグレクスされる。

構成の１つの可能な例においては、４キロビ。

ト回路が用いられ、４のマルチ！レクシングの結果とし
て、各回路中に１つの完全なセットの８個のテスト信号
を保持することを可能にする・この場合、４０回路が１
０ピ、トでコード化した輝度サングルの格納に対して必
要であシ、１６Ｈ路が２つの色差サンプルの格納に対し
て必要である。

第４図の例において、メモリ４は、輝度信号Ｙ１ないし
ＹＮの格納に対してメモリｆＣＩツク３４ないし３７ｔ
−１色差信号ＣＨＩないしＣＨＮの格納に対して４つの
メモリグ口、り３８ないし４１ｔ−含んでいる。メモリ
３４ないし３７は１０ピツトワーげに分割され、各々が
１つの輝度サンプルを表わし、−カメモリ３８ないし４
１は４ビツトワードに分割され、各々が１つの色差サン
プルを表わす０メモリ３４ないし４１の１つに含まれる
各ｌＯビ、トまたは４ビ・トはアト１゛し一パスＡ／Ｂ
　Ｕ８のリード線ＡＯないしＡｌｌを介してアドレス指
定される０パスＤを通って転送される輝度ワードｄ０な
いしｄ９及び色差ワードｄｌＯないしｄ１３は、一方に
おいて、ディマルチブレフナ４２の入力に加えらｎｌま
た他方において、ディマルチブレフサ４３０人力に加え
られる。ディ！ルテ！レクサ４２は、メモリ３４かワー
ドＹｌ、Ｙ５・・・ｙｉ。

Ｙｉ　＋４・・・ＹＮ−３、を含み、メモリ３５がワー
ドＹ２．Ｙ６・・・Ｙｉ＋１　、　Ｙｉ＋５　、　ＹＮ
−２、を含み、メモリ３６がワー１’Ｙ３．Ｙ７・・・
Ｙｉ＋２．Ｙ量＋６・・・ＹＮ−１を含み、且つメモリ
３７かワードＹ４゜Ｙ８．・・・Ｙ１＋３　、　Ｙｉ＋
７・・・ＹＮＹｔ含むように、ピットｄＯないしｄ９か
ら成る輝度ワードのシーケンスＹｌないしＹＮｔ４つの
メモリブロック３４ないし３７の１′）Ｋ連続的に切換
える。ディマルテグレク？４３は、メモリ３８から始ま
ってメモリ４１で終るように１色差ワードＣＨ（ｄｌＯ
ないしｄ１３）を周期的に４つのメモリブロック３８な
いし４１０１つに切換える。

１　　・）、 一方におけ不メモリ！ロック３４ないし３７の各々に対
するデータの切換及び他方におけるメモリブロック３８
ないし４１の各々に対するｒ−タの切換は、ディ１ルチ
グレクサ４２及び４３０制御入力に接続されたアドレス
バスｖＢＵ８のアドレスリード線Ａ１２．Ａ１３により
て制御される。

輝度ワードはマルチ！レクサ４４を介して読取られ、後
者はその出力において輝度ワードＹ１ないしＹＮを転送
し、この輝度ワードは、それらかメモリグ口、り３４な
いし３７中で連続的Ｋｉｌ取られるとき、コンバータ９
に転送される。！ロック３８ないし４１で読取られた色
差ワードはラインＲＯ−Ｒ３，Ｒ４−Ｒ７および１１０
−Ｂ３．Ｂ４−Ｂ７にそれぞれ加えられ、コンバータ９
に向けられる。

第５図は同期手段の構成の１つの形１ｉｔ−示す概略ダ
イヤグラムである。

同期手段はテレビジ璽ン信号の通常の同期（”８ｙｎ＠
”）輝度信号及びＰＡＬ−システム（”ＰＡＬ−８つ色
差信号を再生する設計機能を有する。これらの同期手段
は、例えばテレビジ薗ン通信局にある外部テレビジ冒ン
信号発生器によって同期されるか、または内部クロック
と同期する内部モード単独で作動する。

テスト信号発生装置か外部テレビジｌン信号発生器によ
って供給されるとき、発生器はテレビシ四ン傷号を同期
発生器１１の入力に加える。同期発生器１１はビデオ信
号分離段４５を含み、その　　）入力はテレビシ嘗ン信
号を受け、その出力は同期信号を分離器４６に転送する
。同期発生器また色差信号分離器４７を含み、その入力
は同期分Ｓ器４６の出力に接続されている。分離器４６
の出力は、標準ＰＡＬ−システム同期信号発生器１３の
入力に供給さｎ１発生器１３は発生回路から成る発振器
４８及び比＠＠４９から周知のように構成されてｂる。

比ＩＩ２器４９は、発振器の周波数と色差信号分離器４
７によって転送された信号の周波数との間に分離が検出
されるとき、発振器の周波数ｔ−調節するための制御電
圧を出す。発振器４８の周波数は、発振器４８によりて
転送されたＰＡＬテレビジ１ンの標準周波数をその１つ
の入力で受ける周波数ｌ１ｃｘ器５０によって２５サイ
クルのシフトを受ける。

同期信号発生器１２は、同期分＊器４６によつて転送さ
れ九周波数とま九は周波数減算器５０によって転送され
九属波数と同期される３２メガヘルツの作動周波数管有
する発振器５１によって構成される拳これらの２つの周
波数のいずれかへの切換はスイッチ５２によって行なわ
れ、スイッチ５２は、外部作動モードにおいては、分離
器４６の出力を比ＩＩＲ器５３０入力に接続し、内部作
動モードにおいては、減算器５０の出力を比較器５３の
入力に接続する。スイッチ５２は、またセレクタ２７な
いし３０を制御するためにＩＮ’ｒ７Ｔ：ＸＴ信号をイ
ンター７エース６に転送する。

発生器１２はまたアドレス針数器５４を含み、その出力
は、読取シ／書込みメモり４及びＲＯＭメモリ８をアド
レス指定するために、アドレス指定ス、〜４υＳに直［
１続されてｈる。コンビエータ５によって制御される切
換ユニット５５は、計数器５５のクロック入力を発振器
５１の出力、または１　　コンビエータによりて発生し
７’ｔ　ＲＩＣＡＤＹ信号を転送する入力−出力インタ
ーフェース６の出力のいずれかに接続する。シンクロラ
イン発生器５６の入力は分離５４６の出力に接続されて
いる。このように１コンビ島−夕５のメモリ１５に格納
さｎているすングルは、コンに＃エータによって転送さ
ｎたＲＩＣＡＤＹ　１１号と同一速度で読取り／書込み
メモ１）４に転送され、且つ発振器５１によって運ばれ
た３２メガヘルツ信号と同一速度で読取シ／書込みメモ
リで読取られる。スイツｆ５７は輝度及び色差サンダル
を選択するＹ／ＣＨＲ信号をインターフェース６に転送
する・ 今まで述べた装置の作動ｔ−第６図のフローダイヤグラ
ムを参照して次に説明する。この図は、コンビ為−夕５
が奥行できる異なり九手順を示している。

これらの手順の実行は、コンビエータ５と、キーが−ド
１７及びスクリーン１８の前にすわったオペレータとの
間でなされる対話によって相互作用モーＰで行なわれる
。

段１１５８において、□コンピュータ５は３型式の手順
の内の１つの選択をオペレータに申し出る。

段階６０ａないし６０蓼において行なわれる第１型式の
手ｌＩＡ＼すなわち転送手順５９社、コンビエータ５の
中央メモリ１５と胱ｊｉｌｔ）／書込みメモリ４との間
の情報の転送（段ｐ１９６０ｍ）、コンビー−タ５の中
央メモリ１５と記憶装置のメモリとの間の情報の転送（
段階６０ｂ）、まえはＩＲＩｌｉり／書込みメモり４と
記憶手段ｌとの間の直接の情報の転送（段階６０ｃ）の
いずれかｔ奥行する仁とを可能にする。

段階５９なりｌ、ｓ　ＯｅＫ聚われた手順の各々は現在
の技術水準で周知である入力−出力指令を奥行する必要
があるものであル、本発明の実際の適用と関連して述べ
る必要はない。

纂２１１１式の手順、すなわちいわゆる”（１号発生１
（６１）はｊＩ６図の段階６２ないし６６で表わされて
いる。これによってオペレータはあらゆる可能な方法で
所定の形状を有する多数の素子信号と関連した広範囲の
異なった信号を発生することができる。素子信号の形状
は任意の数学的関数″″ｙ　＝　ｆ　（ｔ）”で表わさ
れることができ、ここで”’ｙ”ａ信号の大きさを表わ
し、１　（１）は時間の関数を恢わす０例えばｆ　（ｔ
）が一定ならｄ１時間の直線関数、三角関数１勢である
・素子信号の代表的な関数はナググロダラ五によって得
られ、サブｆａグラムはコンヒ轟−夕５のＲＯＭメモリ
１６中に格納されているかまえは実行ＯＩＩ主メ峰す１
５にディスクメモリ７から供給されることができる。

各々か１つの員数’ｙ−ｆ（ｔ）”Ｋ対応する多数のす
ッグロダラムの連続的実行は、互いに時間的に連続し良
案子信号のシーケンス（系列）ｔ−得ることを可能にす
る。

各素子信号と関連するナツ！ロダラムは信号ｒイヌクリ
ゲタからアドレス指定され、信号ディスクリゲタはコン
ビ晶−夕のＲＯＭメモリ１６中に並びに中央メモリ１３
に配置したｒ−夕領域のアドレスＡＺＩ中にｔｆグロダ
ラム起動アドレス會供給し、アドレスＡｚＩにおいて信
号の５ｐジタルナングルがサッグロダラムの実行時に格
納される。

各ｆ”イスクリｌりは、キーーード上の所望のディスタ
リグタの形式を選択して、対応するキーｔ−押すオペレ
ータによりて段階６２によって選らばれる。段階６３に
おいて、信号のノヤラメータかディスクリブタの領域２
２ないし２４によって特定したアＰレスにおいて中央メ
モリ１５中に導入される。

段階６４において、遺ｍし九ディスクリ！りによってア
ドレス指定したすｆｆログラムがＭ＃１８れる。

サッグロダラムの標準７四−〆イヤグラムが第７図に示
されている。最初Ｋｓ　を冨ｔ・において、ＲＮ６８ｆ
ｔいし７０中は、第１ナングルＥ・ノ振幅がム・に等し
くされ、ナングル鳶・が、対応するディスクリゲタによ
って指定された中央メモリのデータ領域のｊＩｌアドレ
スに格納される。次に１サン！リング期間によって決め
られる連続の時間ｔｘにおいて、サブグログラムは、大
組＝ｆ（ｉｓ）（ここでｔは時間の関数として信号の振
幅を得るための数学的関数であｊ））Ｋ：・□したがり
てサングル帽や振幅を段階７１および７２において演算
する。

段階７３において、演算し良サンプルＩＩはｆ”イスク
リゲタに対して予約したデータ領域の連続アドレスに格
納される。演算操作は、演算時間１１がディスクリゲタ
のアドレス領域ムｚ４によって指示される最終時間を得
ると龜、段階７５において停止する。

サブグログラムＯ起動の代表的な告は、転移または代表
的な周波数で嬬変更しない信号ディスクリ！りの場合に
以下に与えられる。

すｆ−）”ログ２ムの実行の終了において、手順は、オ
（レータに他の信号ディスクリブタの選択を聞くために
オペレータに対して段階６２に戻るか否かを質問する。

この、ように多数のディスクリ！りは、各素子信号の継
続期間を表わす時間間隔の合計がテレビジ１ン像の１つ
の走査ラインの６４μ−の継続期間を越えない限シは、
選択できる。

テストは、素子信号の合計が６４μｍの時間間隔を越え
ると、オペレータに段階６６ＫＪ＊るように言う段階６
５における手段にしたがって行なわれる。

前述のディスクリシタ１，２及び３（この順番）の遇択
稜及び対応するサブグロダラムの実行後に得られた信号
は第８図に表す如くコンビーータの　　　）スクリーン
１８に表示される（段階６７）。この図において、ディ
スクリゲタ１に対応する最初の素子信号の振幅は一定で
、時間１＝０から１＝１゜までＡ・に等しい。ディスク
リブタ２に対応する第２素子信号の振副は一定であるが
、この場合時間ｔｌから時間ｔ、雪まででＡ・−ＡＫ郷
しい。デイスクリゲタ３に対応するサブゾログラムの実
行の結果得られる信号は、振幅３５０　ｍＶにおける平
均値及び７００　ｍＶのピーク・ピーク値を有する正弦
波信号である。

本発明にしたがった構成の原理は、ｎ１＝ＩＸ２・・・
Ｘｎの可能な信号がｎディスクリシタに対応して作られ
ることができる限シではディスクリゲタの選択順序を変
更するととＫよって、または各ディスクリブタに導入さ
れる／４２メータの値を変更することによって、または
異なった素子信号を表わす数学的関数の選択を変更する
ことによって極めて広い範囲の異なった信号を得ること
を可能にする。

あらゆる場合に、新しい信号の発生はハードウェアの伺
らかの変更を発生させるものではなく、導入した新しい
数学的関数に対応する演算をサンｌリングするために新
しいサブゾログラムを書く必要だけである。しかし、こ
のことは、グログラム１技術を熟知している者にとって
困難なことではない。

【図面の簡単な説明】

第１図は、テレビジ冒ンテスト信号を発生する本発明の
装置のブロックダイヤグラムである。 第２図は、信号ディスクリプタの概略図である。 第３図は、記憶手段及びそれに関連する回路から成るリ
ードオンリーメモリ（ＲＯＭ　）の概略図である。 第４図社、読取り／書込みメモリのアドレス指定及び組
織に対する回路の概略図である。 第５図は、同期手段を示す概略図である。 第６図は、装置の一般作動を示すフローダイヤグラムで
ある。 第７図は、素子信号の演算用のサブゾログラムの組織を
示すフローダイヤグラムである。 第８図は、装置によって発生された信号の１つの可能な
波形を示す図である。 １・・・記憶手段、２・・・アナログ・デジタルコンバ
ータ、３・・・同期手段、４・・・読龜シ／書込みメモ
リ、５・・・コン♂龜−タ・

Claims (1)

1. 【特許請求の範囲】 （υ　電子装置をテストする丸めのテスト信号発生装置
   であって、装置の出力においてデジタル形式で格納し友
   すンｌルをアナログ信号に変換するデジタル・アナログ
   コンバータに結合された、デジタルサングルの形式でテ
   スト信号管格納する手段を含むテスト信号発生装置にお
   いて、アナログ・デジタルコンバータと記憶手段との間
   に挿入されたｆＲ取り／書込みメモリと１記憶手段及び
   読取シ／書込みメモリに接続されたコンビエータと、を
   含み鎖コンピュータは、デジタルサングルの形状でテス
   ト信号を発生する手段と、 記憶手段内に格納した信号及び発生子ＲＫよって発生し
   たテスト信号を読取〉／書込みメモリに転送する手段と
   、及び 胱堆シ／書込みメモリ内に格納したサンダルのデジタル
   ・アナログコンバータへの転送に同期する手段と、 を含む、ことを特徴とするテスト信号発生装置。 （２）サングル形状でテスト信号を発生する手段がマイ
   クログログラムされ要処理ユニットから成ることを特徴
   とする特許請求の範囲第１項に記載の装置。 （３）　　マイクログロダラムされた処理ユニットか信
   号ディスクリゲタの格納のための手段、グロダラム指令
   のシーケンスの格納のための手段及びサンダルを得るた
   めのデータ格納手段に結合した演算手段から成るととｔ
   ｑ＃−像とする特許請求の範囲第２項に記載の装置。 （４）　　（ＩＩ号ディスクリゲタ格納手段かコンピ−
   タの外部にあるキーが−ドによってアドレス指定さｎる
   ことｔ−特徴とする特許請求の範囲第３項に記載の装置
   。 （５）　　信号ディスクリゲタ格納手段か、各ディスク
   リゲタの場合に、ディスクリ！りの形式′ｆｔｎ１示す
   る領域と、ディスクリ！りに対応するサンダルを得るた
   めに指示シーケンスの起動のアドレスを格納する領域と
   、ｒ−夕格納手段中に信号に関連するｐ４ラメータを格
   納する作動領域の一部を形成するアドレス領域と、及び
   格納手段中にサンダルを格納する領域の起動に対するア
   ドレス領域と、を含む、ことを特徴とする特許請求の範
   囲第４項に記載の装置。 （６）ノ々ラメータを格納する作動領域は、第１信号サ
   ングルの起動の時を与えるノ４ラメータを格納する領域
   と、 最後のサンダルの振幅を与えるノ譬うメータを格納する
   領域と、及び 最後のサンダルの発生の時を格納する領域と、を含む、
   ことを特徴とする装置・ （７）　　ｔｌｌｌｉＦ）／書込みメモリは、読取り／
   書込みメモリ中にサンダルを書込む１：ようにコンビー
   ータ１　　　Ｋよって制御され且つ読取ｐ／書込みメモ
   リ中のサンダルを読取るように同期手段によって制御さ
   れるアドレス計数器によってアドレス指定される、こと
   を特徴とする特許請求の範８第６項に記載の装置。 （８）　　装置が胱＊！Ｄ／書込みメモリ中にサンダル
   を書込むためのディマルチブレフナ回路及びｖｔ取クシ
   ／書込メモリからデジタル・アナログコンパータヘサン
   グルを転送するマルチブレフサ回路をさらに含むことを
   特徴とする特許請求の範囲第７項記載の装置。 （９）ディマルチブレフサ回路がコンビーータで　　　
   ）制御されることを特徴とする特許請求の範囲第８項に
   記載の装置。 α１　マルテグレクを副路が同期手段によって制御され
   ることｆ：特徴とする特許請求の範囲第９．ＬＪｌに記
   載の装置・