JP2609284B2 - 分散形タイミング信号発生装置 - Google Patents
分散形タイミング信号発生装置Info
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- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高時間精度の試験を行なうに好適とされ
た、テスタの主要構成要素としての分散形タイミング信
号発生装置に関するものである。
た、テスタの主要構成要素としての分散形タイミング信
号発生装置に関するものである。
［従来の技術］ これまでにあっては、特開昭62−12880号公報に記載
のように、周期Ｔの基準クロックから周期がＴの正数倍
とならないタイミング信号を作成するには、タイミング
設定データの演算処理によってタイミング信号作成経路
内の可変遅延回路を１個として、その作成されるタイミ
ング信号の高時間精度化が図られている。なお、この種
の技術として関連するものには他に、例えば論文（“イ
ンディビジュアル シグナル パス キャリブレーショ
ン フォー マキシマム タイミング アキュラシー
イン ア ハイ ピンカウント ブイ・エル・エス・ア
イ テスト システム”（アイ・イー・イー・イー イ
ンターナショナル テスト コンファレンス 1983、プ
ロシーディングス（1983）第188〜192頁）（“INDIVIDU
AL SIGNAL PATH CALIBRATION FOR MAXIMAM TIMING ACCU
RACY IN A HIGH PINCOUNT VLST TEST SYSTEM"（IEEE IN
TERNATIONAL TEST CONFERENCE 1983、PROCEED−INGS（1
983）pp.188〜192））や、論文“オプティマイジィング
ザ タイミング アーキテクチャー オブ ア ディ
ジタル エル・エス・アイ テスト システム”（アイ
・イー・イー・イー インタナショナル テスト コン
ファレンス 1983、プロシーディグス（1983）第200〜2
09頁（“OPT−IMIZING THE TIMING ARCHITECTURE OF A
DIGITAL LSI TEST SYSTEM"IEEE INTERNATIONAL TEST CO
−NFERENCE 1983、PROCEEDINGS（1983）PP.200〜20
9））が挙げられる。
のように、周期Ｔの基準クロックから周期がＴの正数倍
とならないタイミング信号を作成するには、タイミング
設定データの演算処理によってタイミング信号作成経路
内の可変遅延回路を１個として、その作成されるタイミ
ング信号の高時間精度化が図られている。なお、この種
の技術として関連するものには他に、例えば論文（“イ
ンディビジュアル シグナル パス キャリブレーショ
ン フォー マキシマム タイミング アキュラシー
イン ア ハイ ピンカウント ブイ・エル・エス・ア
イ テスト システム”（アイ・イー・イー・イー イ
ンターナショナル テスト コンファレンス 1983、プ
ロシーディングス（1983）第188〜192頁）（“INDIVIDU
AL SIGNAL PATH CALIBRATION FOR MAXIMAM TIMING ACCU
RACY IN A HIGH PINCOUNT VLST TEST SYSTEM"（IEEE IN
TERNATIONAL TEST CONFERENCE 1983、PROCEED−INGS（1
983）pp.188〜192））や、論文“オプティマイジィング
ザ タイミング アーキテクチャー オブ ア ディ
ジタル エル・エス・アイ テスト システム”（アイ
・イー・イー・イー インタナショナル テスト コン
ファレンス 1983、プロシーディグス（1983）第200〜2
09頁（“OPT−IMIZING THE TIMING ARCHITECTURE OF A
DIGITAL LSI TEST SYSTEM"IEEE INTERNATIONAL TEST CO
−NFERENCE 1983、PROCEEDINGS（1983）PP.200〜20
9））が挙げられる。
［発明が解決しようとする課題］ しかしながら、上記従来技術ではタイミング発生器の
連動動作や、タイミング発生器のスタート時間の制御に
ついては配慮がされておらず、テスタの１ピン当り一台
のタイミング発生器を搭載するパーピン方式のテスタに
とっては、ピン間のスキューを高精度に保証するには問
題がある。
連動動作や、タイミング発生器のスタート時間の制御に
ついては配慮がされておらず、テスタの１ピン当り一台
のタイミング発生器を搭載するパーピン方式のテスタに
とっては、ピン間のスキューを高精度に保証するには問
題がある。
更に前記前者論文にはパーピン方式のテスタが記載さ
れているも、タイミング発生器の構成や連動制御、更に
はドライバ用、入出力（I/O）制御用、コンパレータ用
タイミング信号の作成などについては言及されていない
ものとなっている。後者論文による場合はまたドライバ
用、コンパレータ用タイミング信号作成について言及さ
れているも、そのコンパレータ用の比較タイミング信号
はアナログ的に遅延されていることから、高時間精度試
験には不適当となっている。
れているも、タイミング発生器の構成や連動制御、更に
はドライバ用、入出力（I/O）制御用、コンパレータ用
タイミング信号の作成などについては言及されていない
ものとなっている。後者論文による場合はまたドライバ
用、コンパレータ用タイミング信号作成について言及さ
れているも、そのコンパレータ用の比較タイミング信号
はアナログ的に遅延されていることから、高時間精度試
験には不適当となっている。
本発明の目的は、タイミング発生器の連動動作やスタ
ート時間制御が考慮された、高時間精度試験に好適とさ
れたパーピン方式テスタ用分散形タイミング信号発生装
置を供するにある。また、本発明の他の目的は、ドライ
バ用、入出力制御用、コンパレータ用タイミング信号が
高時間精度にして作成され得る分散形タイミング信号発
生装置、 ［課題を解決するための手段］ 上記目的は、ピン対応にスタート制御回路を設け、ピ
ン対応に設けられた１以上のタイミング発生器各々はそ
のスタート制御回路からの遅延スタート信号各々に応じ
起動されることで達成される。その他の目的はまたピン
対応に設けられるタイミング発生器としてドライバ用、
入出力制御用、コンパレータ用のものを具備することで
達成される。
ート時間制御が考慮された、高時間精度試験に好適とさ
れたパーピン方式テスタ用分散形タイミング信号発生装
置を供するにある。また、本発明の他の目的は、ドライ
バ用、入出力制御用、コンパレータ用タイミング信号が
高時間精度にして作成され得る分散形タイミング信号発
生装置、 ［課題を解決するための手段］ 上記目的は、ピン対応にスタート制御回路を設け、ピ
ン対応に設けられた１以上のタイミング発生器各々はそ
のスタート制御回路からの遅延スタート信号各々に応じ
起動されることで達成される。その他の目的はまたピン
対応に設けられるタイミング発生器としてドライバ用、
入出力制御用、コンパレータ用のものを具備することで
達成される。
［作用］ ピン対応に設けられたスタート制御回路各々には外部
より同一スタート信号が与えられるが、これにもとづき
スタート制御回路各々では自己に収容されている１以上
のタイミング発生器各々に対する起動タイミングを可変
設定値によって決定したうえ、それらタイミング発生器
を起動制御するように成っているものである。これによ
りタイミング発生器各々からはまた可変設定値に応じた
タイミング信号が時間精度大にして、しかも連動して得
られることになるものである。ピン対応に設けられるタ
イミング発生器としてドライバ用、入出力制御用、コン
パレータ用のものを具備する場合には、ドライバ用、入
出力制御用、コンパレータ用の各タイミング信号が容易
に得られるわけである。
より同一スタート信号が与えられるが、これにもとづき
スタート制御回路各々では自己に収容されている１以上
のタイミング発生器各々に対する起動タイミングを可変
設定値によって決定したうえ、それらタイミング発生器
を起動制御するように成っているものである。これによ
りタイミング発生器各々からはまた可変設定値に応じた
タイミング信号が時間精度大にして、しかも連動して得
られることになるものである。ピン対応に設けられるタ
イミング発生器としてドライバ用、入出力制御用、コン
パレータ用のものを具備する場合には、ドライバ用、入
出力制御用、コンパレータ用の各タイミング信号が容易
に得られるわけである。
［実施例］ 以下、本発明を第１図から第５図により説明する。
先ず本発明に係るパーピン方式のテスタについて説明
すれば、第１図はその概要構成を被試験素子とともに示
したものである。図示のように本発明による分散形タイ
ミング信号発生装置９はテスタの主構成要素となってお
り、ピン対応に設けられたタイミング発生ユニット４−
１〜４−ｎ、タイミング発生の基準としての基準クロッ
クを作成するシンセサイザ１、基準クロックをタイミン
グ発生ユニット４−１〜４−ｎ各々に分配する分配器3,
適当に発生されたスタート信号100を同じくタイミング
発生ユニット４−１〜４−ｎ各々に分配する分配器２よ
り構成され、タイミング発生ユニット４−１〜４−ｎ各
々はまたスタート制御回路５およびタイミング発生器６
〜８より構成されたものとなっている。タイミング発生
ユニット４−１〜４−ｎ各々におけるスタート制御回路
５は同一構成とされるが、各種設定値が任意に設定可と
されている。このような事情はタイミング発生器６〜８
についても同様となっている。
すれば、第１図はその概要構成を被試験素子とともに示
したものである。図示のように本発明による分散形タイ
ミング信号発生装置９はテスタの主構成要素となってお
り、ピン対応に設けられたタイミング発生ユニット４−
１〜４−ｎ、タイミング発生の基準としての基準クロッ
クを作成するシンセサイザ１、基準クロックをタイミン
グ発生ユニット４−１〜４−ｎ各々に分配する分配器3,
適当に発生されたスタート信号100を同じくタイミング
発生ユニット４−１〜４−ｎ各々に分配する分配器２よ
り構成され、タイミング発生ユニット４−１〜４−ｎ各
々はまたスタート制御回路５およびタイミング発生器６
〜８より構成されたものとなっている。タイミング発生
ユニット４−１〜４−ｎ各々におけるスタート制御回路
５は同一構成とされるが、各種設定値が任意に設定可と
されている。このような事情はタイミング発生器６〜８
についても同様となっている。
以上のようにシンセサイザ１からの基準クロックは分
配器３を介し基準クロック102−１〜102−ｎとしてタイ
ミング発生ユニット４−１〜４−ｎに分配される一方、
スタート信号100もまた分配器２を介しスタート信号101
−１〜101−ｎとしてタイミング発生ユニット４−１〜
４−ｎ内スタート制御回路５に分配されるが、例えばタ
イミング発生ユニット４−１での動作は第３図に示すよ
うである。即ち、スタート制御回路５ではスタート信号
101−１は基準クロック102−１の分解能で設定値に応じ
た時間だけ遅延され、タイミング発生器６〜８別に遅延
スタート信号103−１〜103−３として得られるようにな
っている。タイミング発生器６〜８各々ではまた遅延ス
タート信号103−１〜103−３と設定値とにもとづき、タ
イミング信号104−１〜104−３を所望に発生するように
なっているものである。これらタイミング信号104−１
〜104−３のうち、タイミング信号104−１は波形フォー
マッタ11でパターン発生器10からのテストパターン17と
合成され、試験信号としてドライバ14、I/Oスイッチ15
を介し被試験素子16に印加されるようになっている。ま
た、タイミング信号104−２はテストパターン17ととも
にI/O制御部12を介しI/Oスイッチ15を開閉制御するもの
となっている。更にタイミング信号104−３は被試験素
子16からの出力信号をコンパレータ13でテストパターン
17と比較するタイミングを指示するものとなっている。
配器３を介し基準クロック102−１〜102−ｎとしてタイ
ミング発生ユニット４−１〜４−ｎに分配される一方、
スタート信号100もまた分配器２を介しスタート信号101
−１〜101−ｎとしてタイミング発生ユニット４−１〜
４−ｎ内スタート制御回路５に分配されるが、例えばタ
イミング発生ユニット４−１での動作は第３図に示すよ
うである。即ち、スタート制御回路５ではスタート信号
101−１は基準クロック102−１の分解能で設定値に応じ
た時間だけ遅延され、タイミング発生器６〜８別に遅延
スタート信号103−１〜103−３として得られるようにな
っている。タイミング発生器６〜８各々ではまた遅延ス
タート信号103−１〜103−３と設定値とにもとづき、タ
イミング信号104−１〜104−３を所望に発生するように
なっているものである。これらタイミング信号104−１
〜104−３のうち、タイミング信号104−１は波形フォー
マッタ11でパターン発生器10からのテストパターン17と
合成され、試験信号としてドライバ14、I/Oスイッチ15
を介し被試験素子16に印加されるようになっている。ま
た、タイミング信号104−２はテストパターン17ととも
にI/O制御部12を介しI/Oスイッチ15を開閉制御するもの
となっている。更にタイミング信号104−３は被試験素
子16からの出力信号をコンパレータ13でテストパターン
17と比較するタイミングを指示するものとなっている。
以上タイミング発生ユニット４−１とこれに関連した
動作について述べたが、このような事情は他のタイミン
グ発生ユニット４−２〜４−ｎについても全く同様とな
っている。
動作について述べたが、このような事情は他のタイミン
グ発生ユニット４−２〜４−ｎについても全く同様とな
っている。
スタート制御回路５は以上述べたようにタイミング発
生器６〜８各々を一般に相異なったタイミングで起動す
る機能を有するが、第２図はその一例での具体的構成
を、第３図はまた、一例でのその要部入出力信号波形を
それぞれ示したものである。これによる場合、スタート
制御回路５はスタート信号101−１を基準クロック102−
１の分解能で順次遅延する、複数のＤ型フリップフロッ
プよりなるシフトレジスタ５−１と、それらＤ型フリッ
プフロップのＱ出力の何れかを選択出力するセレクタ５
−７〜５−９と、基準クロック102−１の分解能で遅延
量を指示するオフセットレジスタ５−２、I/Oディレイ
レジスタ５−３およびコンパレータディレイレジスタ５
−４と、加算器５−5,5−６とから構成されたものとな
っている。遅延スタート信号103−１〜103−３各々はス
タート信号101−１をそれぞれ所定量遅延せしめること
によって得られるが、如何程遅延せしめられるかはレジ
スタ５−２〜５−４各々に設定された設定値によってい
る。遅延スタート信号103−１については、レジスタ５
−２設定値×基準クロック102−１周期分遅延されたも
のとしてセレクタ５−７より得られるようになってい
る。また、遅延スタート信号103−2,103−３各々につい
ては、レジスタ５−２設定値とレジスタ５−3,5−４設
定値各々とが加算器５−5,5−６で加算され、加算設定
値×基準クロック102−１周期分遅延されたものとして
セレクタ５−8,5−９より得られるものとなっている。
レジスタ５−２〜５−４への設定値の設定如何によっ
て、遅延スタート信号103−１〜103−３のスタート信号
101−１に対する遅延タイミングは様々に変化するとこ
ろとなるものである。
生器６〜８各々を一般に相異なったタイミングで起動す
る機能を有するが、第２図はその一例での具体的構成
を、第３図はまた、一例でのその要部入出力信号波形を
それぞれ示したものである。これによる場合、スタート
制御回路５はスタート信号101−１を基準クロック102−
１の分解能で順次遅延する、複数のＤ型フリップフロッ
プよりなるシフトレジスタ５−１と、それらＤ型フリッ
プフロップのＱ出力の何れかを選択出力するセレクタ５
−７〜５−９と、基準クロック102−１の分解能で遅延
量を指示するオフセットレジスタ５−２、I/Oディレイ
レジスタ５−３およびコンパレータディレイレジスタ５
−４と、加算器５−5,5−６とから構成されたものとな
っている。遅延スタート信号103−１〜103−３各々はス
タート信号101−１をそれぞれ所定量遅延せしめること
によって得られるが、如何程遅延せしめられるかはレジ
スタ５−２〜５−４各々に設定された設定値によってい
る。遅延スタート信号103−１については、レジスタ５
−２設定値×基準クロック102−１周期分遅延されたも
のとしてセレクタ５−７より得られるようになってい
る。また、遅延スタート信号103−2,103−３各々につい
ては、レジスタ５−２設定値とレジスタ５−3,5−４設
定値各々とが加算器５−5,5−６で加算され、加算設定
値×基準クロック102−１周期分遅延されたものとして
セレクタ５−8,5−９より得られるものとなっている。
レジスタ５−２〜５−４への設定値の設定如何によっ
て、遅延スタート信号103−１〜103−３のスタート信号
101−１に対する遅延タイミングは様々に変化するとこ
ろとなるものである。
さて、遅延スタート信号103−１〜103−３各々にもと
づきタイミング発生器６〜８ではタイミング信号104−
１〜104−３を発生するが、第４図はタイミング発生器
の一例での具体的構成を示したものである。図示の如く
タイミング発生器６について示すが、タイミング発生器
7,8についても同様となっている。タイミング発生器６
自体は大別してレート発生部分６−１とフェーズ発生部
分６−２とからなり、レート発生部分６−１ではタイミ
ング信号104−１の周期が、また、フェーズ発生部分６
−２ではその位相が制御されるものとなっている。より
具体的には、タイミング発生器６内にはタイミング信号
104−１の周期を定めるレートレジスタ60−１−４や、
タイミング信号104−１の基準位相に対する遅延量を定
めるフェーズレジスタ６−２−10およびデスキューレジ
スタ６−２−11が設けられており、これらレジスタ６−
１−4,6−２−10,6−２−11には設定値として例えばそ
れぞれ“5",“3.5",“0"がバイナリデータとして設定さ
れ、これら設定値にもとづきタイミング信号104−１の
周期と位相が制御されているものである。
づきタイミング発生器６〜８ではタイミング信号104−
１〜104−３を発生するが、第４図はタイミング発生器
の一例での具体的構成を示したものである。図示の如く
タイミング発生器６について示すが、タイミング発生器
7,8についても同様となっている。タイミング発生器６
自体は大別してレート発生部分６−１とフェーズ発生部
分６−２とからなり、レート発生部分６−１ではタイミ
ング信号104−１の周期が、また、フェーズ発生部分６
−２ではその位相が制御されるものとなっている。より
具体的には、タイミング発生器６内にはタイミング信号
104−１の周期を定めるレートレジスタ60−１−４や、
タイミング信号104−１の基準位相に対する遅延量を定
めるフェーズレジスタ６−２−10およびデスキューレジ
スタ６−２−11が設けられており、これらレジスタ６−
１−4,6−２−10,6−２−11には設定値として例えばそ
れぞれ“5",“3.5",“0"がバイナリデータとして設定さ
れ、これら設定値にもとづきタイミング信号104−１の
周期と位相が制御されているものである。
以上のように設定値が設定された場合、比較器６−１
−６への比較値はレートレジスタ６−１−４からの設定
値“5H"（添字Ｈは16進表示であることを示す、以下同
様）のうち、最下位ビットを除いた“2H"とされ、ま
た、比較器６−１−７への比較値はその“2H"と設定値
“5H"の最下位ビットとの加算器６−１−５による加算
値、即ち“3H"とされる。一方、フェーズレジスタ６−
２−10、デスキューレジスタ６−２−11各々からの設定
値“3.5",“0"は加算器６−２−12で加算され新たな設
定値“3.5"として得られるが、このうち、小数点以下の
“0.5"は可変遅延回路６−２−９に与えられるようにな
っている。設定値“3.5"の整数部“3H"のうち、最下位
ビットを除いた“1H"は比較器６−２−１への比較値と
して、その最下位ビット“1H"はまたデマルチプレクサ
６−２−３への設定値として用いられている。加算器６
−２−13ではレートレジスタ６−１−４からの設定値最
下位ビット“1H"と既述の整数部“3H"とが加算され、加
算結果“4H"の最下位ビット“0H"はデマルチプレクサ６
−２−４への設定値として、その上位２ビット“2H"は
比較器６−２−２への比較値として用いられるようにな
っている。
−６への比較値はレートレジスタ６−１−４からの設定
値“5H"（添字Ｈは16進表示であることを示す、以下同
様）のうち、最下位ビットを除いた“2H"とされ、ま
た、比較器６−１−７への比較値はその“2H"と設定値
“5H"の最下位ビットとの加算器６−１−５による加算
値、即ち“3H"とされる。一方、フェーズレジスタ６−
２−10、デスキューレジスタ６−２−11各々からの設定
値“3.5",“0"は加算器６−２−12で加算され新たな設
定値“3.5"として得られるが、このうち、小数点以下の
“0.5"は可変遅延回路６−２−９に与えられるようにな
っている。設定値“3.5"の整数部“3H"のうち、最下位
ビットを除いた“1H"は比較器６−２−１への比較値と
して、その最下位ビット“1H"はまたデマルチプレクサ
６−２−３への設定値として用いられている。加算器６
−２−13ではレートレジスタ６−１−４からの設定値最
下位ビット“1H"と既述の整数部“3H"とが加算され、加
算結果“4H"の最下位ビット“0H"はデマルチプレクサ６
−２−４への設定値として、その上位２ビット“2H"は
比較器６−２−２への比較値として用いられるようにな
っている。
さて、以上のような設定値が設定された条件下での動
作について第５図を参照しつつ説明すれば、遅延スター
ト信号103−１がスタート制御回路５より出力されない
間は、1/2分周器６−１−１はリセット状態におかれて
いるが、遅延スタート信号103−１の出現によって1/2分
周器６−１−１は初めて基準クロック102−１を分周し
得るものとなっている。一方、オッドレートカウンタ
（８ビット）６−１−２およびイーブンレートカウンタ
（８ビット）６−１−３は遅延スタート信号103−１の
出現前はそれぞれ“FFH",“BFH"に強制的にプリセット
された状態にあるが、遅延スタート信号103−１の出現
によってそのプリセット状態は解除されるとともに、1/
2分周器６−１−１からの1/2分周クロックをカウントす
るようになっている。これらカウンタ６−１−2,6−１
−３各々はそのカウント値が比較器６−１−6,6−１−
７で既述の比較値“2H",“3H"と一致した場合には、そ
の一致出力をして互いに相手方のカウンタを次の最初の
1/2分周クロックによってリセットすることから、結局
カウンタ６−１−2,6−１−３は７進カウンタとしての
動作を繰り返すものとなっている。これらカウンタ６−
１−2,6−１−３各々のカウント値はまた比較器６−２
−1,6−２−２でそれぞれ比較器“1H",“2H″と比較さ
れており、一致した場合には1/2分周クロックのローレ
ベル状態をタイミングとして一致出力が比較器６−２−
1,6−２−２より得られるようになっている。このう
ち、比較器６−２−１からの一致出力はデマルチプレク
サ６−２−３への設定値“1H"によって、デマルチプレ
クサ６−２−３、オアゲート６−２−５を介しＤ型フリ
ップフロップ６−２−６に基準クロック102−１によっ
て取込された後は、オアゲート６−２−７、Ｄ型フリッ
プフロップ６−２−８を介し可変遅延回路６−２−９に
１・1/2分周クロック周期分遅延されて出力されるよう
になっている。一方、比較器６−２−２からの一致出力
はデマルチプレクサ６−２−４への設定値“0H"によっ
て、デマルチプレクサ６−２−４、オアゲート６−２−
７を介しＤ型フリップフロップ６−２−８に基準クロッ
ク102−１によって取込されたうえ可変遅延回路６−２
−９に出力されるようになっている。Ｄ型フリップフロ
ップ６−２−８の出力は設定値“0.5"にもとづき1/2・
基準クロック周期分だけ遅延され、タイミング信号104
−１として得られるものである。因みに第５図中点線表
示はフェーズレジスタ６−２−10への設定値として“0"
が設定され、他の設定値は何等変更されない場合でのも
のを示す。
作について第５図を参照しつつ説明すれば、遅延スター
ト信号103−１がスタート制御回路５より出力されない
間は、1/2分周器６−１−１はリセット状態におかれて
いるが、遅延スタート信号103−１の出現によって1/2分
周器６−１−１は初めて基準クロック102−１を分周し
得るものとなっている。一方、オッドレートカウンタ
（８ビット）６−１−２およびイーブンレートカウンタ
（８ビット）６−１−３は遅延スタート信号103−１の
出現前はそれぞれ“FFH",“BFH"に強制的にプリセット
された状態にあるが、遅延スタート信号103−１の出現
によってそのプリセット状態は解除されるとともに、1/
2分周器６−１−１からの1/2分周クロックをカウントす
るようになっている。これらカウンタ６−１−2,6−１
−３各々はそのカウント値が比較器６−１−6,6−１−
７で既述の比較値“2H",“3H"と一致した場合には、そ
の一致出力をして互いに相手方のカウンタを次の最初の
1/2分周クロックによってリセットすることから、結局
カウンタ６−１−2,6−１−３は７進カウンタとしての
動作を繰り返すものとなっている。これらカウンタ６−
１−2,6−１−３各々のカウント値はまた比較器６−２
−1,6−２−２でそれぞれ比較器“1H",“2H″と比較さ
れており、一致した場合には1/2分周クロックのローレ
ベル状態をタイミングとして一致出力が比較器６−２−
1,6−２−２より得られるようになっている。このう
ち、比較器６−２−１からの一致出力はデマルチプレク
サ６−２−３への設定値“1H"によって、デマルチプレ
クサ６−２−３、オアゲート６−２−５を介しＤ型フリ
ップフロップ６−２−６に基準クロック102−１によっ
て取込された後は、オアゲート６−２−７、Ｄ型フリッ
プフロップ６−２−８を介し可変遅延回路６−２−９に
１・1/2分周クロック周期分遅延されて出力されるよう
になっている。一方、比較器６−２−２からの一致出力
はデマルチプレクサ６−２−４への設定値“0H"によっ
て、デマルチプレクサ６−２−４、オアゲート６−２−
７を介しＤ型フリップフロップ６−２−８に基準クロッ
ク102−１によって取込されたうえ可変遅延回路６−２
−９に出力されるようになっている。Ｄ型フリップフロ
ップ６−２−８の出力は設定値“0.5"にもとづき1/2・
基準クロック周期分だけ遅延され、タイミング信号104
−１として得られるものである。因みに第５図中点線表
示はフェーズレジスタ６−２−10への設定値として“0"
が設定され、他の設定値は何等変更されない場合でのも
のを示す。
したがって、実際に作成されるタイミング信号104−
１の周期はレートレジスタ６−１−４への設定値“5"に
“2"が加算された“7"即ち、基準クロック102−１の７
周期分となる。一方、遅延量はフェーズレジスタ６−２
−10への設定値とデスキューレジスタ６−２−11への設
定値との加算値となることが知れる。
１の周期はレートレジスタ６−１−４への設定値“5"に
“2"が加算された“7"即ち、基準クロック102−１の７
周期分となる。一方、遅延量はフェーズレジスタ６−２
−10への設定値とデスキューレジスタ６−２−11への設
定値との加算値となることが知れる。
なお、以上の説明ではタイミング発生器は１つのレー
ト発生部分およびフェーズ発生部分よりなるものとして
説明されているが、レート発生部分に対して複数のフェ
ーズ発生部分を並列的に接続することも可能となってい
る。また、ピン単位にタイミング発生ユニットが設けら
れているが、数ピン単位にタイミング発生ユニットを設
けることも可能となっている。
ト発生部分およびフェーズ発生部分よりなるものとして
説明されているが、レート発生部分に対して複数のフェ
ーズ発生部分を並列的に接続することも可能となってい
る。また、ピン単位にタイミング発生ユニットが設けら
れているが、数ピン単位にタイミング発生ユニットを設
けることも可能となっている。
以上説明したように、以上の実施例によれば複数のタ
イミング発生ユニットを連動して動作させ得、各タイミ
ング発生ユニット内スタート制御回路によっては複数の
タイミング発生器を相異なるタイミングで起動し得るこ
とになる。また、各タイミング発生器内ではオッドレー
トカウンタ，イーブンレートカウンタといった、２つの
カウンタが連動制御されているため、タイミング信号の
２周期に亘って遅延を設定し得ることになる。しかも、
1/2分周された基準クロックでそれら２カウンタを動作
させているため、カウンタの上限動作周波数の２倍まで
の周波数をシンセサイザで任意に発生して使用すること
が可能となる。
イミング発生ユニットを連動して動作させ得、各タイミ
ング発生ユニット内スタート制御回路によっては複数の
タイミング発生器を相異なるタイミングで起動し得るこ
とになる。また、各タイミング発生器内ではオッドレー
トカウンタ，イーブンレートカウンタといった、２つの
カウンタが連動制御されているため、タイミング信号の
２周期に亘って遅延を設定し得ることになる。しかも、
1/2分周された基準クロックでそれら２カウンタを動作
させているため、カウンタの上限動作周波数の２倍まで
の周波数をシンセサイザで任意に発生して使用すること
が可能となる。
［発明の効果］ 以上説明したように本発明によれば、ピン対応に設け
られたスタート制御回路はスタート信号にもとづき１以
上のタイミング発生器を相異なるタイミングで起動し得
ることから、各種タイミング信号の発生をスタート信号
だけによって連動制御し得るばかりか、ピン間スキュー
を高時間精度で保証しつつ広範囲に亘って各種タイミン
グ信号を発生し得ることになる。また、タイミング発生
器としてドライバ用、入出力制御用、コンパレータ用の
ものを備える場合には、それらタイミングも容易に発生
し得ることになる。
られたスタート制御回路はスタート信号にもとづき１以
上のタイミング発生器を相異なるタイミングで起動し得
ることから、各種タイミング信号の発生をスタート信号
だけによって連動制御し得るばかりか、ピン間スキュー
を高時間精度で保証しつつ広範囲に亘って各種タイミン
グ信号を発生し得ることになる。また、タイミング発生
器としてドライバ用、入出力制御用、コンパレータ用の
ものを備える場合には、それらタイミングも容易に発生
し得ることになる。
第１図は、本発明による分散形タイミング信号発生装置
を含むパーピン方式テスタの一例での概要構成を示す
図、第２図は、その要部としてのスタート制御回路の一
例での具体的構成を示す図、第３図は、そのスタート制
御回路の動作を説明するための要部入出力信号波形を示
す図、第４図は、第１図における要部としてのタイミン
グ発生器の一例での具体的構成を示す図、第５図は、そ
の動作を説明するための要部入出力信号波形を示す図で
ある。 １……シンセサイザ、2,3……分配器、４−１〜４−ｎ
……タイミング発生ユニット、５……スタート制御回
路、６〜８……タイミング発生器、６−１−２……オッ
ドレートカウンタ、６−１−３……イーブンレートカウ
ンタ。
を含むパーピン方式テスタの一例での概要構成を示す
図、第２図は、その要部としてのスタート制御回路の一
例での具体的構成を示す図、第３図は、そのスタート制
御回路の動作を説明するための要部入出力信号波形を示
す図、第４図は、第１図における要部としてのタイミン
グ発生器の一例での具体的構成を示す図、第５図は、そ
の動作を説明するための要部入出力信号波形を示す図で
ある。 １……シンセサイザ、2,3……分配器、４−１〜４−ｎ
……タイミング発生ユニット、５……スタート制御回
路、６〜８……タイミング発生器、６−１−２……オッ
ドレートカウンタ、６−１−３……イーブンレートカウ
ンタ。
Claims (2)
- 【請求項１】パーピン方式テスタの主要構成要素として
の分散形タイミング信号発生装置であって、基準クロッ
クを作成するシンセサイザと、スタート信号、上記基準
クロック各々をピン別に分配する分配器と、ピン対応に
設けられ、上記分配器からのスタート信号および基準ク
ロックにもとづき該スタート信号を１以上の相異なる可
変遅延タイミングで出力するスタート制御回路と、該回
路より可変遅延タイミングで出力されるスタート信号各
々によって起動され、タイミング信号を周期および位相
を可変として発生するタイミング発生器とを有してなる
構成を特徴とする分散形タイミング信号発生装置。 - 【請求項２】請求項１において、ピン対応に設けられる
タイミング発生器として、ドライバ用、入出力制御用、
コンパレータ用のものが、対応するスタート制御回路に
対し並列的に具備されてなる分散形タイミング信号発生
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111669A JP2609284B2 (ja) | 1988-05-10 | 1988-05-10 | 分散形タイミング信号発生装置 |
| US07/349,267 US5153883A (en) | 1988-05-10 | 1989-05-08 | Distributed timing signal generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63111669A JP2609284B2 (ja) | 1988-05-10 | 1988-05-10 | 分散形タイミング信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01282481A JPH01282481A (ja) | 1989-11-14 |
| JP2609284B2 true JP2609284B2 (ja) | 1997-05-14 |
Family
ID=14567178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63111669A Expired - Lifetime JP2609284B2 (ja) | 1988-05-10 | 1988-05-10 | 分散形タイミング信号発生装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5153883A (ja) |
| JP (1) | JP2609284B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5127011A (en) * | 1990-01-12 | 1992-06-30 | International Business Machines Corporation | Per-pin integrated circuit test system having n-bit interface |
| DE69100204T2 (de) * | 1991-11-11 | 1994-01-13 | Hewlett Packard Gmbh | Einrichtung zur Erzeugung von Testsignalen. |
| JPH06148279A (ja) * | 1992-10-30 | 1994-05-27 | Yokogawa Hewlett Packard Ltd | 電子デバイス試験・測定装置、およびそのタイミングならびに電圧レベル校正方法 |
| JPH07280883A (ja) * | 1994-04-04 | 1995-10-27 | Advantest Corp | 半導体試験装置 |
| FR2733058B1 (fr) * | 1995-04-11 | 1997-05-30 | Schlumberger Ind Sa | Procede et equipement de test automatique en parallele de composants electroniques |
| FR2733324B1 (fr) * | 1995-04-19 | 1997-05-30 | Schlumberger Ind Sa | Procede et equipement de test automatique en parallele de composants electroniques |
| DE69700660T2 (de) | 1997-05-30 | 2000-02-10 | Hewlett-Packard Co., Palo Alto | Mehrkanalanordnung mit einem unabhängigen Taktsignal pro Kanal |
| US6976183B2 (en) * | 2001-11-09 | 2005-12-13 | Teradyne, Inc. | Clock architecture for a frequency-based tester |
| JP4425537B2 (ja) * | 2002-10-01 | 2010-03-03 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
| EP1610137B1 (en) * | 2004-06-24 | 2009-05-20 | Verigy (Singapore) Pte. Ltd. | Per-pin clock synthesis |
| US20060242473A1 (en) * | 2005-04-07 | 2006-10-26 | Wahl Mark A | Phase optimization for data communication between plesiochronous time domains |
| JP4682956B2 (ja) * | 2006-08-31 | 2011-05-11 | 横河電機株式会社 | 半導体試験装置及び方法並びに半導体試験シミュレーション装置 |
| JP4811244B2 (ja) * | 2006-11-27 | 2011-11-09 | 横河電機株式会社 | 半導体試験装置 |
| US7623984B2 (en) * | 2007-03-23 | 2009-11-24 | Advantest Corporation | Test apparatus and electronic device |
| US9488674B2 (en) | 2014-07-09 | 2016-11-08 | Infineon Technologies Ag | Testing device and a circuit arrangement |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
| US4517661A (en) * | 1981-07-16 | 1985-05-14 | International Business Machines Corporation | Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit |
| FR2523789B1 (fr) * | 1982-03-19 | 1985-01-04 | Thomson Csf | Dispositif de generation de signaux de test d'equipements electroniques |
| US4849702A (en) * | 1983-08-01 | 1989-07-18 | Schlumberger Techologies, Inc. | Test period generator for automatic test equipment |
| JPH0641966B2 (ja) * | 1984-02-15 | 1994-06-01 | 株式会社アドバンテスト | パタ−ン発生装置 |
| JP2539600B2 (ja) * | 1985-07-10 | 1996-10-02 | 株式会社アドバンテスト | タイミング発生装置 |
| JPH0750159B2 (ja) * | 1985-10-11 | 1995-05-31 | 株式会社日立製作所 | テストパタ−ン発生装置 |
| JPS62140299A (ja) * | 1985-12-13 | 1987-06-23 | Advantest Corp | パタ−ン発生装置 |
| JPS62184373A (ja) * | 1986-02-07 | 1987-08-12 | Ando Electric Co Ltd | 試験信号発生回路 |
| US4827437A (en) * | 1986-09-22 | 1989-05-02 | Vhl Associates, Inc. | Auto calibration circuit for VLSI tester |
| JPH0746378B2 (ja) * | 1986-11-14 | 1995-05-17 | 株式会社東芝 | Ｉｃカード |
| US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
-
1988
- 1988-05-10 JP JP63111669A patent/JP2609284B2/ja not_active Expired - Lifetime
-
1989
- 1989-05-08 US US07/349,267 patent/US5153883A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5153883A (en) | 1992-10-06 |
| JPH01282481A (ja) | 1989-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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