JP2510973B2 - 半導体試験装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 18
- 230000003111 delayed effect Effects 0.000 claims description 7
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- 230000001934 delay Effects 0.000 claims description 3
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- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 235000021538 Chard Nutrition 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体試験装置に係り、特に多ピンVLSIの試
験を高精度タイミングで行なうことが可能な半導体試験
装置に関する。
験を高精度タイミングで行なうことが可能な半導体試験
装置に関する。
従来の多ピンVLSI用の半導体試験装置としては、“19
83 インターナショナル テスト コンファレンス（19
83年）（1983 International Test Conference）におけ
るスティーブ ビイセット（Steve Bisset）による“ザ
ディベロップメント オブ ア テスターパーピン
ブイエルエスアイ テスト システム アーキテェクチ
ャー”（The Development of A Tester-per Pin VLSI T
est System Architecure）、及びミッチェル カタラノ
（Michael Catalano），リチャード フェルドマン（Ri
chard Feldman），ロバート クルチャンスキー（Rober
t Krutiansky），リチャード スワン（Richard Swan）
による“インデュビィデュアル シグナル パス キャ
リブレーション フォー マキシマム タイミング ア
キュラシー イン ア ハイ ピンカウント ブイエル
エスアイ テスト システム”（Individual Signal Pa
th Calibration For Maximum Timing Accuracy in A Hi
gh Pincount VLSI Test System）に記載されているもの
が知られている。
83 インターナショナル テスト コンファレンス（19
83年）（1983 International Test Conference）におけ
るスティーブ ビイセット（Steve Bisset）による“ザ
ディベロップメント オブ ア テスターパーピン
ブイエルエスアイ テスト システム アーキテェクチ
ャー”（The Development of A Tester-per Pin VLSI T
est System Architecure）、及びミッチェル カタラノ
（Michael Catalano），リチャード フェルドマン（Ri
chard Feldman），ロバート クルチャンスキー（Rober
t Krutiansky），リチャード スワン（Richard Swan）
による“インデュビィデュアル シグナル パス キャ
リブレーション フォー マキシマム タイミング ア
キュラシー イン ア ハイ ピンカウント ブイエル
エスアイ テスト システム”（Individual Signal Pa
th Calibration For Maximum Timing Accuracy in A Hi
gh Pincount VLSI Test System）に記載されているもの
が知られている。
上記文献に記載された半導体試験装置は、試験精度、
特にタイミング精度の向上を図ったものであり、次の様
な構成を有している。即ち、タイミング精度の向上を図
るためには、被試験素子のピンに印加する試験波形の出
力タイミングと応答信号の正常・異常を比較判定する判
定タイミングの両方の精度を、各ピン毎に向上させる必
要がある。そのため、上記文献に記載された半導体試験
装置は、上記した出力タイミングと判定タイミングを決
定するタイミング発生器を各ピン毎に設けているのであ
る。
特にタイミング精度の向上を図ったものであり、次の様
な構成を有している。即ち、タイミング精度の向上を図
るためには、被試験素子のピンに印加する試験波形の出
力タイミングと応答信号の正常・異常を比較判定する判
定タイミングの両方の精度を、各ピン毎に向上させる必
要がある。そのため、上記文献に記載された半導体試験
装置は、上記した出力タイミングと判定タイミングを決
定するタイミング発生器を各ピン毎に設けているのであ
る。
しかし、VLSIの様に被試験素子の多ピン化が進むと、
各ピン対応に上記タイミング発生回路を設けることは、
半導体装置のハードウェアの増大、高価格化、消費電力
の増大等を招くという問題点を生じる。
各ピン対応に上記タイミング発生回路を設けることは、
半導体装置のハードウェアの増大、高価格化、消費電力
の増大等を招くという問題点を生じる。
本発明は上記した従来技術の問題点に鑑みなされたも
ので、多ピンVLSIの試験を高精度タイミングで行うこと
ができ、しかもハードウェアの増大や高価格化や消費電
力の増大等を抑制することが可能な半導体試験装置を提
供することを目的としている。
ので、多ピンVLSIの試験を高精度タイミングで行うこと
ができ、しかもハードウェアの増大や高価格化や消費電
力の増大等を抑制することが可能な半導体試験装置を提
供することを目的としている。
本発明の半導体試験装置は、半導体の各ピンに対して
試験波形を出力し、その応答信号から半導体の合否の安
定を行う半導体試験装置に適用されるものであり、次の
特徴を有している。
試験波形を出力し、その応答信号から半導体の合否の安
定を行う半導体試験装置に適用されるものであり、次の
特徴を有している。
すなわち、基本タイミング選択信号を出力する、各ピ
ン共通に１個設けられた第１の手段と、 上記第１の手段から出力される基本タイミング選択信
号に応じて、基本クロック信号の周期Ｔの整数倍の時間
だけ遅延した複数の基本タイミング信号を出力する、各
ピン共通に１個設けられた第２の手段と、 各アドレスに基本クロック信号の周期未満の互いに異
なるタイミング設定値をそれぞれ格納し、かつ上記第１
の手段から出力される基本タイミング選択信号をアドレ
ス信号として受け、そのアドレスに格納されているタイ
ミング設定値を出力するメモリと、任意のオフセット時
間を格納しているレジスタと、上記メモリから出力され
たタイミング設定値と上記レジスタから出力されたオフ
セット時間を加算する加算器と、上記複数の基本タイミ
ング信号の１つを受け、基本クロック信号の周期Ｔを単
位とし、上記加算器の出力に応じた時間だけ該基本タイ
ミング信号を遅延する第１の遅延回路と、第１の遅延回
路から出力される基本タイミング信号と基本クロック信
号との同期を取る同期回路と、上記同期回路から出力さ
れる基本タイミング信号を受け、T/n（ｎは正の整数）
を単位とし、上記加算器の出力に応じた時間だけ遅延し
て出力する第２の遅延回路とから構成される各ピン対応
に設けられた第３の手段とから成り、 上記第３の手段から出力されるタイミング信号に従っ
て試験波形の出力や合否の判定を行うことを特徴として
いる。
ン共通に１個設けられた第１の手段と、 上記第１の手段から出力される基本タイミング選択信
号に応じて、基本クロック信号の周期Ｔの整数倍の時間
だけ遅延した複数の基本タイミング信号を出力する、各
ピン共通に１個設けられた第２の手段と、 各アドレスに基本クロック信号の周期未満の互いに異
なるタイミング設定値をそれぞれ格納し、かつ上記第１
の手段から出力される基本タイミング選択信号をアドレ
ス信号として受け、そのアドレスに格納されているタイ
ミング設定値を出力するメモリと、任意のオフセット時
間を格納しているレジスタと、上記メモリから出力され
たタイミング設定値と上記レジスタから出力されたオフ
セット時間を加算する加算器と、上記複数の基本タイミ
ング信号の１つを受け、基本クロック信号の周期Ｔを単
位とし、上記加算器の出力に応じた時間だけ該基本タイ
ミング信号を遅延する第１の遅延回路と、第１の遅延回
路から出力される基本タイミング信号と基本クロック信
号との同期を取る同期回路と、上記同期回路から出力さ
れる基本タイミング信号を受け、T/n（ｎは正の整数）
を単位とし、上記加算器の出力に応じた時間だけ遅延し
て出力する第２の遅延回路とから構成される各ピン対応
に設けられた第３の手段とから成り、 上記第３の手段から出力されるタイミング信号に従っ
て試験波形の出力や合否の判定を行うことを特徴として
いる。
本発明によれば、上記第３の手段が基本クロック信号
の周期Ｔを単位とする所定時間だけ基本タイミング信号
を遅延した後、該遅延した基本タイミング信号と基本ク
ロック信号との同期を取るため、上記基本タイミング信
号が通過する各種回路の伝播遅延時間等が周囲温度の変
動や電源電圧の変動に起因して変化しても、該遅延時間
の変化が基本クロックの１周期以内の変化であるなら
ば、自動的に吸収することが可能になる。
の周期Ｔを単位とする所定時間だけ基本タイミング信号
を遅延した後、該遅延した基本タイミング信号と基本ク
ロック信号との同期を取るため、上記基本タイミング信
号が通過する各種回路の伝播遅延時間等が周囲温度の変
動や電源電圧の変動に起因して変化しても、該遅延時間
の変化が基本クロックの１周期以内の変化であるなら
ば、自動的に吸収することが可能になる。
また、本発明によれば、上記第３の手段の第２の遅延
回路が、上記同期回路から出力される基本タイミング信
号をT/nを単位とする所定時間だけ遅延した後に出力す
るので、上記基本タイミング信号が通過する各種回路の
伝播遅延時間や信号線の長短等に基づく試験タイミング
の誤差を除去することが可能になる。
回路が、上記同期回路から出力される基本タイミング信
号をT/nを単位とする所定時間だけ遅延した後に出力す
るので、上記基本タイミング信号が通過する各種回路の
伝播遅延時間や信号線の長短等に基づく試験タイミング
の誤差を除去することが可能になる。
したがって、本発明によれば、ハードウェアの増大や
高価格化や消費電力の増大をまねくことなく、多ピンVL
SIの試験を高精度タイミングで行なうことができる。
高価格化や消費電力の増大をまねくことなく、多ピンVL
SIの試験を高精度タイミングで行なうことができる。
以下、添付の図面に示す実施例により、更に詳細に本
発明について説明する。
発明について説明する。
第１図は本発明の一実施例を示すブロック図であり、
図示する様に、発振器100とパターン発生器101と基本タ
イミング発生器102とピンコントロール部103a〜103nか
ら構成されている。ピンコントロール部103a〜103nは、
被試験素子のピン数に対応した数だけ設けられ、各ピン
コントロール部103a〜103nは同一の構成を有している。
従って、以下の説明では、ピンコントロール部103aを用
いて説明する。
図示する様に、発振器100とパターン発生器101と基本タ
イミング発生器102とピンコントロール部103a〜103nか
ら構成されている。ピンコントロール部103a〜103nは、
被試験素子のピン数に対応した数だけ設けられ、各ピン
コントロール部103a〜103nは同一の構成を有している。
従って、以下の説明では、ピンコントロール部103aを用
いて説明する。
発振器100は基本クロック信号１を基本タイミング発
生器102に出力する。基本タイミング発生器102は、パタ
ーン発生器101から出力される基本タイミング選択信号2
2に従って、基本クロック信号１を分周し、第２図に示
す様に、基本クロック信号１の周期Ｔの整数倍の周期
（ｎ1T,n2Ｔ等、以下テスト周期という。）を持つテス
ト周期信号23を出力する。これと同時に、基本タイミン
グ信号発生器102は、基本タイミング選択時信号22に従
って第２図に示す様に、テスト周期信号23の出力時点ｔ
1,t2から、基本クロック信号１の周期Ｔの整数倍の時間
ｍ1T,m2Ｔ等だけ遅延した複数の基本タイミング信号３
を出力する。ここで、第２図に示す様に、テスト周期信
号23の出力タイミングで定められるテスト周期（ｎ1T,n
2Ｔ）は、基本タイミング選択信号22に応じて変化し、
同様に１つの基本タイミング信号３の遅延時間（ｍ1T,m
2Ｔ等）も基本タイミング選択信号22に応じて変化す
る。
生器102に出力する。基本タイミング発生器102は、パタ
ーン発生器101から出力される基本タイミング選択信号2
2に従って、基本クロック信号１を分周し、第２図に示
す様に、基本クロック信号１の周期Ｔの整数倍の周期
（ｎ1T,n2Ｔ等、以下テスト周期という。）を持つテス
ト周期信号23を出力する。これと同時に、基本タイミン
グ信号発生器102は、基本タイミング選択時信号22に従
って第２図に示す様に、テスト周期信号23の出力時点ｔ
1,t2から、基本クロック信号１の周期Ｔの整数倍の時間
ｍ1T,m2Ｔ等だけ遅延した複数の基本タイミング信号３
を出力する。ここで、第２図に示す様に、テスト周期信
号23の出力タイミングで定められるテスト周期（ｎ1T,n
2Ｔ）は、基本タイミング選択信号22に応じて変化し、
同様に１つの基本タイミング信号３の遅延時間（ｍ1T,m
2Ｔ等）も基本タイミング選択信号22に応じて変化す
る。
パターン発生器101は、上記したテスト周期信号23に
よって定められるテスト周期に亘って、複数のテストパ
ターン信号２を出力する。
よって定められるテスト周期に亘って、複数のテストパ
ターン信号２を出力する。
ピンコントロール部103aのセレクタ104aは、複数のテ
ストパターン信号２から１つのテストパターン信号を選
択し、波形フォーマッタにテストパターン信号４として
出力する。同様に、セレクタ104aは複数のテストパター
ン信号２からテスト結果の期待値を示すテストパターン
信号５を選択してディジタルコンパレータ109aに出力す
る。同様に、セクレタ105aは、複数の基本タイミング信
号３から少なくとも１つの基本タイミング信号を選択
し、タイミング調整器106a,107aに基本タイミング信号
6,7として出力する。
ストパターン信号２から１つのテストパターン信号を選
択し、波形フォーマッタにテストパターン信号４として
出力する。同様に、セレクタ104aは複数のテストパター
ン信号２からテスト結果の期待値を示すテストパターン
信号５を選択してディジタルコンパレータ109aに出力す
る。同様に、セクレタ105aは、複数の基本タイミング信
号３から少なくとも１つの基本タイミング信号を選択
し、タイミング調整器106a,107aに基本タイミング信号
6,7として出力する。
タイミング調整器106a,107aは、それぞれセレクタ105
aで選択された基本タイミング信号6,7と基本クロック信
号１を受け、基本クロック信号１で同期をとった後、基
本クロック信号１の分解能以上の分解能を有するタイミ
ング信号8,9を出力する。
aで選択された基本タイミング信号6,7と基本クロック信
号１を受け、基本クロック信号１で同期をとった後、基
本クロック信号１の分解能以上の分解能を有するタイミ
ング信号8,9を出力する。
波形フォーマッタ108aは、テストパターン信号４とタ
イミング信号８を受け、試験波形を作成し、ドライバ11
0aを介して出力する。この試験波形は被試験素子（図示
せず）に入力され、被試験素子からの応答信号はコンパ
レータ111aに入力される。
イミング信号８を受け、試験波形を作成し、ドライバ11
0aを介して出力する。この試験波形は被試験素子（図示
せず）に入力され、被試験素子からの応答信号はコンパ
レータ111aに入力される。
コンパレータ111aは、被試験素子からの応答信号と所
定電圧とを比較し、ディジタル応答信号を出力する。デ
ィジタルコンパレータ109aは、上記ディジタル応答信号
と試験結果の期待値を示すテストパターン信号５とが一
致するか否かの比較判定を、タイミング信号９の入力タ
イミングで実行する。以上の様にして、被試験素子の試
験が各ピン毎に行なわれる。
定電圧とを比較し、ディジタル応答信号を出力する。デ
ィジタルコンパレータ109aは、上記ディジタル応答信号
と試験結果の期待値を示すテストパターン信号５とが一
致するか否かの比較判定を、タイミング信号９の入力タ
イミングで実行する。以上の様にして、被試験素子の試
験が各ピン毎に行なわれる。
次に、第１図に示すタイミング調整器106a,107aの動
作の詳細を第３図と第４図を用いて説明する。尚、タイ
ミング調整器106aと107aは同一構成を有しているため、
ここではタイミング調整器106aについて説明する。第３
図に示す様に、タイミング調整器106aは、基本クロック
信号１の周期未満のタイミング設定値が格納されている
メモリ202と、タイミング設定に任意時間のオフセット
を加えるためのオフセット値を格納するレジスタ201,レ
ジスタ201から出力されたオフセット値24とメモリ202か
ら読み出されたタイミング情報25を加算演算するALU203
と，基本クロック信号１の分解能で作成したタイミング
信号７を、基本クロックの分解能で遅延させる遅延回路
204と、遅延回路204で遅延したタイミング信号20を基本
クロック信号１と周期をとるＤフリップフロップ205と,
Dフリップフロップ205の出力21を基本クロック信号１以
上の分解能で遅延させる遅延回路206により構成され
る。ここで、分解能とは、例えばタイミング信号20,9が
理論値“1"となる立ち上がり時刻ｔ3,t4をどの位の時間
単位で制御することが可能かを示すもので、時間のディ
メンションを有しているものである。具体的には、第２
図に示す基本タイミング信号３は、周期Ｔの整数倍とい
う単位でしかその立ち上がり時間を制御することができ
ないため、分解能はＴとなる。
作の詳細を第３図と第４図を用いて説明する。尚、タイ
ミング調整器106aと107aは同一構成を有しているため、
ここではタイミング調整器106aについて説明する。第３
図に示す様に、タイミング調整器106aは、基本クロック
信号１の周期未満のタイミング設定値が格納されている
メモリ202と、タイミング設定に任意時間のオフセット
を加えるためのオフセット値を格納するレジスタ201,レ
ジスタ201から出力されたオフセット値24とメモリ202か
ら読み出されたタイミング情報25を加算演算するALU203
と，基本クロック信号１の分解能で作成したタイミング
信号７を、基本クロックの分解能で遅延させる遅延回路
204と、遅延回路204で遅延したタイミング信号20を基本
クロック信号１と周期をとるＤフリップフロップ205と,
Dフリップフロップ205の出力21を基本クロック信号１以
上の分解能で遅延させる遅延回路206により構成され
る。ここで、分解能とは、例えばタイミング信号20,9が
理論値“1"となる立ち上がり時刻ｔ3,t4をどの位の時間
単位で制御することが可能かを示すもので、時間のディ
メンションを有しているものである。具体的には、第２
図に示す基本タイミング信号３は、周期Ｔの整数倍とい
う単位でしかその立ち上がり時間を制御することができ
ないため、分解能はＴとなる。
第４図に従って、第３図に示すタイミング調整器106a
の動作を説明する。タイミング選択信号22によって、メ
モリ202の読み出しが行なわれ、タイミング情報25が出
力される。一方、レジスタ201からオフセット値24が出
力され、ALU203がタイミング情報25とオフセット値24と
を加算し、加算値26を出力する。この加算値26によっ
て、遅延回路204と206の遅延時間が設定される。ここ
で、遅延回路204は加算値26に応じて、Ｔの単位（Ｔは
基本クロック信号１の周期）で遅延時間を設定できるよ
うに構成されている。この遅延回路204の働きによつ
て、タイミング信号７がＴの単位で設定時間遅延され、
タイミング信号20に変換される。このタイミング信号20
は、Ｄフリツプフロツプ205で基本クロツク信号１と同
期をとつた後、遅延回路206に入力される。
の動作を説明する。タイミング選択信号22によって、メ
モリ202の読み出しが行なわれ、タイミング情報25が出
力される。一方、レジスタ201からオフセット値24が出
力され、ALU203がタイミング情報25とオフセット値24と
を加算し、加算値26を出力する。この加算値26によっ
て、遅延回路204と206の遅延時間が設定される。ここ
で、遅延回路204は加算値26に応じて、Ｔの単位（Ｔは
基本クロック信号１の周期）で遅延時間を設定できるよ
うに構成されている。この遅延回路204の働きによつ
て、タイミング信号７がＴの単位で設定時間遅延され、
タイミング信号20に変換される。このタイミング信号20
は、Ｄフリツプフロツプ205で基本クロツク信号１と同
期をとつた後、遅延回路206に入力される。
遅延回路206は、加算値26に応じて、T/n（ｎは整数）
の単位で遅延時間を設定できる様に構成されている。こ
の遅延回路206の働きによつて、分解能がＴであつたタ
イミング信号21が分解能T/nのタイミング信号９に変換
される。
の単位で遅延時間を設定できる様に構成されている。こ
の遅延回路206の働きによつて、分解能がＴであつたタ
イミング信号21が分解能T/nのタイミング信号９に変換
される。
タイミング調整器106,107は、次の様な働きをする。
各ピンに対応したピンコントロール部103a〜103nがセレ
クタ104,105で同一のタイミング信号を選択し、同一の
タイミング設定が行なわれた場合に、ピンコントロール
部103a〜103nから出力された試験波形が被試験素子に同
じタイミングで入力される様にするものである。もう一
つの働きは、被試験素子から各ピンコントロール部103a
〜103nに同一のタイミングで出力信号が入力された場合
に同一の判定結果を得られる様にするためである。これ
は、ピンコントロール部103a〜103nを構成する半導体素
子の伝播遅延時間のバラツキ、各ピンコントロール部10
3a〜103nから被試験素子までの配線長の違いを、タイミ
ング調整器106,107内のレジスタ201にオフセツト値24と
して与て補正することによりなされる。この様にして、
伝播遅延時間、信号線の長短に基づく試験タイミングの
誤差が除去され、かつ分解能がT/nのタイミング信号９
が形成される。
各ピンに対応したピンコントロール部103a〜103nがセレ
クタ104,105で同一のタイミング信号を選択し、同一の
タイミング設定が行なわれた場合に、ピンコントロール
部103a〜103nから出力された試験波形が被試験素子に同
じタイミングで入力される様にするものである。もう一
つの働きは、被試験素子から各ピンコントロール部103a
〜103nに同一のタイミングで出力信号が入力された場合
に同一の判定結果を得られる様にするためである。これ
は、ピンコントロール部103a〜103nを構成する半導体素
子の伝播遅延時間のバラツキ、各ピンコントロール部10
3a〜103nから被試験素子までの配線長の違いを、タイミ
ング調整器106,107内のレジスタ201にオフセツト値24と
して与て補正することによりなされる。この様にして、
伝播遅延時間、信号線の長短に基づく試験タイミングの
誤差が除去され、かつ分解能がT/nのタイミング信号９
が形成される。
以上の説明から明らかな様に、上記の実施例によれ
ば、各ピン対応に設けられているピンコントロール部10
3a〜103nの全てにタイミング発生器を設けることなく、
基本タイミング発生器を１個設け、各ピンコントロール
部103a〜103nにはタイミング調整器を設ける構成とした
ため、高いタイミング精度で被試験波形を出力でき、か
つ高いタイミング精度で合否の判定を行なえる半導体試
験装置を提供することができる。
ば、各ピン対応に設けられているピンコントロール部10
3a〜103nの全てにタイミング発生器を設けることなく、
基本タイミング発生器を１個設け、各ピンコントロール
部103a〜103nにはタイミング調整器を設ける構成とした
ため、高いタイミング精度で被試験波形を出力でき、か
つ高いタイミング精度で合否の判定を行なえる半導体試
験装置を提供することができる。
本発明によれば、基本タイミング信号が通過する各種
回路の伝播遅延時間等が周囲温度の変動や電源電圧の変
動に起因して変化しても、該遅延時間の変化が基本クロ
ツクの１周期以内の変化であるならば、自動的に吸収す
ることができる。また、本発明によれば、上記基本タイ
ミング信号が通過する各種回路の伝播遅延時間や信号線
の長短等に基づく試験タイミングの誤差を除去すること
ができる。さらに、本発明によれば、ハードウエアの増
大や高価格化や消費電力の増大をまねくことなく、多ピ
ンVLSIの試験を高精度タイミングで行なうことが可能な
半導体試験装置を提供することができる。
回路の伝播遅延時間等が周囲温度の変動や電源電圧の変
動に起因して変化しても、該遅延時間の変化が基本クロ
ツクの１周期以内の変化であるならば、自動的に吸収す
ることができる。また、本発明によれば、上記基本タイ
ミング信号が通過する各種回路の伝播遅延時間や信号線
の長短等に基づく試験タイミングの誤差を除去すること
ができる。さらに、本発明によれば、ハードウエアの増
大や高価格化や消費電力の増大をまねくことなく、多ピ
ンVLSIの試験を高精度タイミングで行なうことが可能な
半導体試験装置を提供することができる。
第１図は本発明による半導体試験装置の一実施例を示す
ブロック図、第２図は第１図に示す実施例の動作を示す
タイムチャート、第３図は第１図に示す実施例の要部で
あるタイミング調整器を示すブロック図、第４図は第３
図に示すタイミング調整器の動作を示すタイムチャート
である。 100……発振器、101……パターン発生器、102……タイ
ミング発生器、103a〜103n……ピンコントロール部、10
4a……セレクタ、105a……セクレタ、106a,107a……タ
イミング発生器、108a……波形フォーマッタ、109a……
ディジタルコンパレータ、110a……ドライバ、111a……
コンパレータ、201……レジスタ、202……メモリ、203
……ALU、204……遅延回路、205……Ｄフリツプフロツ
プ、206……遅延回路。
ブロック図、第２図は第１図に示す実施例の動作を示す
タイムチャート、第３図は第１図に示す実施例の要部で
あるタイミング調整器を示すブロック図、第４図は第３
図に示すタイミング調整器の動作を示すタイムチャート
である。 100……発振器、101……パターン発生器、102……タイ
ミング発生器、103a〜103n……ピンコントロール部、10
4a……セレクタ、105a……セクレタ、106a,107a……タ
イミング発生器、108a……波形フォーマッタ、109a……
ディジタルコンパレータ、110a……ドライバ、111a……
コンパレータ、201……レジスタ、202……メモリ、203
……ALU、204……遅延回路、205……Ｄフリツプフロツ
プ、206……遅延回路。
Claims (1)
- 【請求項１】半導体の各ピンに対して試験波形を出力
し、その応答信号から半導体の合否の判定を行う半導体
試験装置において、 基本タイミング選択信号を出力する、各ピン共通に１個
設けられた第１の手段と、 上記第１の手段から出力される基本タイミング選択信号
に応じて、基本クロック信号の周期Ｔの整数倍の時間だ
け遅延した複数の基本タイミング信号を出力する、各ピ
ン共通に１個設けられた第２の手段と、 各アドレスに基本クロック信号の周期未満の互いに異な
るタイミング設定値をそれぞれ格納し、かつ上記第１の
手段から出力される基本タイミング選択信号をアドレス
信号として受け、そのアドレスに格納されているタイミ
ング設定値を出力するメモリと、任意のオフセット時間
を格納しているレジスタと、上記メモリから出力された
タイミング設定値と上記レジスタから出力されたオフセ
ット時間を加算する加算器と、上記複数の基本タイミン
グ信号の１つを受け、基本クロック信号の周期Ｔを単位
とし、上記加算器の出力に応じた時間だけ該基本タイミ
ング信号を遅延する第１の遅延回路と、第１の遅延回路
から出力される基本タイミング信号と基本クロック信号
との同期を取る同期回路と、上記同期回路から出力され
る基本タイミング信号を受け、T/n（ｎは正の整数）を
単位とし、上記加算器の出力に応じた時間だけ遅延して
出力する第２の遅延回路とから構成される各ピン対応に
設けられた第３の手段とから成り、 上記第３の手段から出力されるタイミング信号に従って
試験波形の出力や合否の判定を行うことを特徴とする半
導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016466A JP2510973B2 (ja) | 1985-02-01 | 1985-02-01 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60016466A JP2510973B2 (ja) | 1985-02-01 | 1985-02-01 | 半導体試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61176871A JPS61176871A (ja) | 1986-08-08 |
| JP2510973B2 true JP2510973B2 (ja) | 1996-06-26 |
Family
ID=11917029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60016466A Expired - Lifetime JP2510973B2 (ja) | 1985-02-01 | 1985-02-01 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2510973B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4354236B2 (ja) * | 2003-09-12 | 2009-10-28 | 株式会社アドバンテスト | 試験装置 |
| JP4332392B2 (ja) | 2003-09-12 | 2009-09-16 | 株式会社アドバンテスト | 試験装置 |
| JP4354235B2 (ja) * | 2003-09-12 | 2009-10-28 | 株式会社アドバンテスト | 試験装置及び調整方法 |
| JP4388905B2 (ja) | 2004-02-27 | 2009-12-24 | 富士フイルム株式会社 | カード発行システム、カード発行方法、及びカード発行プログラム |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5832178A (ja) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Ｉｃテスタ |
-
1985
- 1985-02-01 JP JP60016466A patent/JP2510973B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 昭和５９年度電気通信学会総合全国大会講演論文集「分冊２：ＰＡＲＴ２］Ｐ．３５４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61176871A (ja) | 1986-08-08 |
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