KR100514335B1

KR100514335B1 - 다중 주기 발생기를 구비하는 집적 회로 테스터

Info

Publication number: KR100514335B1
Application number: KR10-2000-7001724A
Authority: KR
Inventors: 알킨브라이언제이.
Original assignee: 크레던스 시스템스 코포레이션
Priority date: 1997-08-21
Filing date: 1998-08-20
Publication date: 2005-09-13
Anticipated expiration: 2018-08-20
Also published as: JP2001516030A; EP1015900A1; KR20010023102A; EP1015900A4; WO1999009425A1; US5917834A

Abstract

집적 회로 테스터는 패턴 발생기(22), 메인 및 보조 주기 발생기(20(1), 20(2)), 및 테스터 채널의 집합(CH(1)...CH(N))을 포함하고, 하나의 채널은 집적 회로 DUT의 각 단자에 대응된다. 테스트는 일련의 메인 테스트 사이클로 편성되고, 각 사이클은 둘 이상의 보조 테스트 사이클로 분리된다. 메인 주기 발생기(20(1))는 메인 테스트 사이클 각각의 시작을 나타내고, 보조 주기 발생기(20(2))는 보조 테스트 사이클 각각의 시작을 나타낸다. 각 테스터 채널은 메인 주기 발생기 또는 보조 주기 발생기 중 어느 하나에 대응되도록 프로그램된다. 각각의 메인 테스트 사이클 시작시, 패턴 발생기는 DUT 단자에서 실행될 테스트 활동을 나타내는 데이터를 각 테스터 채널에게 공급하고, 그 활동이 실행될 테스트 사이클의 시작에 관련되는 시간을 나타낸다. 메인 주기 발생기에 대응되도록 프로그램되는 각 테스터 채널은 메인 테스트 사이클 중에 표시된 시간에서 한번 표시된 테스트 활동을 실행한다. 보조 주기 발생기에 대응되도록 프로그램된 각 테스터 채널은 메인 테스트 사이클에 의해 연장된 각각 연속적인 보조 테스트 사이클 중에 표시된 시간에서 표시된 테스트 활동을 반복한다.

Description

다중 주기 발생기를 구비하는 집적 회로 테스터 {INTEGRATED CIRCUIT TESTER HAVING MULTIPLE PERIOD GENERATORS}

본 발명은 집적 회로(IC) 테스터에 관한 것으로, 보다 구체적으로는 다중 주기 발생기(period generator)를 구비하는 IC 테스터에 관한 것이다.

통상적인 핀 집적 회로 테스터는 패턴 발생기 및 테스트 채널(test channel) 집합을 포함하고, 하나의 테스트 채널은 집적 회로 DUT(device under test; 테스트 중인 장치)의 각 핀에 대응된다. 테스터는 테스트를 연속적인 테스트 사이클의 집합으로 편성하고, 각 테스트 사이클 중에 각 채널은 대응 DUT 핀에서 테스트 활동(test activity)을 수행한다. 테스트 활동은 테스트 신호를 DUT 핀에 공급하거나 또는 핀에서 생성되는 DUT 출력 신호를 감시하는 것을 포함한다. 각 테스트 사이클을 시작하기 전에 패턴 발생기는 테스트 사이클 중에 수행될 테스트 활동을 나타내는 데이터를 각 채널에 공급한다. 종래 기술의 테스트 시스템에서 테스트 사이클의 길이는 채널 모두에 대해 동일하다. 그러나, 일부 테스트에서는 일부 핀에서의 주파수가 다른 핀에서의 주파수 보다 높도록 테스트 활동이 수행될 수 있다. 예를 들어 특정 DUT는 한가지 주파수에서 테스트될 수 있지만 그 주파수의 2배가 되는 주파수를 가지는 입력 클록 신호를 요구할 수도 있는 여러 개의 핀을 가질 수 있다. 테스트 사이클이 채널 모두에 대해 동일하여야 하기 때문에, 테스트는 보다 높은 주파수에서 수행되어야 한다. 따라서 패턴 발생기는 보다 낮은 주파수 채널에서 요구되는 주파수의 2배가 되는 주파수에서 채널 입력 데이터를 생성하여야 한다. 이로 인해 패턴 발생기가 저장해야하는 데이터 양이 증가되기 때문에 테스터 프로그래밍 시간이 증가되고 최대 테스트 길이가 제한된다.

테스트 중에 채널 별로 또한 시간 별로 변경될 수 있는 테스트 주기를 사용하여 테스트를 수행할 수 있는 집적 회로 테스터가 요구된다.

도 1은 본 발명에 따른 집적 회로 테스터를 도시하는 도면.

도 2는 도 1의 통상적인 에지 발생기의 상세 블록도.

도 3은 도 1의 통상적인 포매터(formatter)의 상세 블록도.

도 4는 도 3의 구동 논리 회로의 상세 블록도.

도 5는 도 3의 비교 논리 회로의 상세 블록도.

도 6은 도 1의 패턴 발생기의 상세 블록도.

본 발명에 따른 집적 회로 테스터는 패턴 발생기, 메인(main) 및 보조(auxiliary) 주기 발생기, 및 복수의 테스터 채널을 포함하고, 각 채널은 집적 회로 DUT의 각 핀에 대응된다. 테스터는 테스트를 연속적인 메인 테스트 사이클의 집합으로 편성하고, 각 메인 테스트 사이클은 둘 이상의 보조 테스트 사이클로 분할된다. 테스트 중에, 메인 주기 발생기는 메인 테스트 사이클 각각을 시작시키는 신호를 발생하고, 보조 주기 발생기는 보조 테스트 사이클 각각을 시작시키는 신호를 발생한다. 테스트 전에, 각 테스터 채널에는 상기 채널이 메인 또는 보조 주기 발생기에 의해 생성된 표시 신호에 대응되는지의 여부를 나타내는 입력 제어 데이터가 공급된다. 그 후, 메인 테스트 사이클을 각각 시작시키기 전에 패턴 발생기는 수행될 테스트 활동을 나타내는 데이터를 각 채널에 공급한다. 메인 주기 표시 신호에 대응되는 각 테스터 체널은 메인 주기 중에 한번 자신의 입력 패턴 데이터에 의해 표시되는 테스트 활동을 수행한다. 보조 주기 표시 신호에 대응되는 각 테스터 체널은 메인 주기에 의해 연장되는 각 보조 테스트 사이클 중에 한번 자신의 입력 패턴 데이터에 의해 표시되는 테스트 활동을 반복한다. 따라서, 예를 들어, 테스터 채널이 DUT의 다른 핀들이 테스트되는 주파수보다 4배 높은 주파수를 가지는 고주파수 클록 신호를 DUT 핀으로 공급하는 경우, 보조 주기 발생기는 메인 주기의 1/4인 보조 주기를 나타내도록 프로그램된다. 고주파수 클록 신호를 생성하는 테스터 채널은 보조 주기 발생기의 출력에 대응하도록 프로그램되지만, 기타 다른 테스터 채널은 메인 주기 발생기의 출력에 대응하도록 프로그램된다. 그 후 패턴 발생기가 메인 주기 발생기의 보다 낮은 주파수로 테스터 채널 모두에게 입력 데이터를 공급하더라도, 보조 주기 주파수에서 동작하는 테스터 채널은 보다 높은 주파수의 클록 신호를 공급받을 것이다.

각 테스트 사이클을 수행하기 전에, 패턴 발생기는 또한 메인 또는 보조 사이클 주기의 길이를 나타내는 데이터를 메인 및 보조 주기 발생기에게 공급한다. 따라서 테스트 사이클 주기는 테스트 중에 시간 별로 변경될 수 있다. 이로 인해 주파수를 달리하면서 다양한 테스트가 수행될 수 있고, 테스트 중에 패턴 발생기가 공급해야할 데이터 양이 최소화될 수 있다.

따라서, 채널 별로 변경될 수 있는 테스터 주기를 사용하여 테스트를 수행할 수 있는 집적 회로 테스터를 제공하는 것이 본 발명의 목적이다.

결론적으로, 본 명세서는 특히 본 발명의 주제를 강조하고 명백하게 청구한다. 그러나, 첨부된 도면을 참조하여 본 명세서의 나머지 부분을 판독함으로써 본 발명의 장점 및 목적은 물론, 본 발명의 구성 및 동작 방법 또한 본 기술분야의 당업자에 의해 잘 이해될 것이고, 여기서 동일한 요소에는 동일한 참조 번호가 사용된다.

도 1은 집적 회로 DUT(12)의 테스트를 실행하기 위한 본 발명에 따른 집적 회로 테스터(10)를 예시한다. 테스터(10)는 N개의 채널(CH(1)-CH(N)) 집합을 포함하고, 하나의 채널은 DUT(12)의 각 핀 또는 단자에 대응된다. 테스트는 연속되는 메인 테스트 사이클로 편성되고, 메인 테스트 사이클 각각은 둘 이상의 보조 테스트 사이클로 공평하게 분할된다. 각 채널(CH(1)-CH(N))은 제어 신호(D, Z, VH)의 입력 패턴에 대응하여 각각의 메인 테스트 사이클 중에 또는 각각의 보조 테스트 사이클 중에 선택적으로 테스트 신호를 DUT 단자로 송신하는 핀 전자 회로(pin electronics; 14)를 포함한다. 핀 전자 회로(14)는 자신의 출력 테스트 신호를 하이(high) 또는 로우(low) 논리 수준으로 구동할 것인지의 여부를 D 제어 신호에 따라 결정한다. 핀 전자 회로(14)는 Z 제어 신호에 따라 자신의 출력 테스트 신호를 3상태(tristate)로 유지한다. 각각의 메인 또는 보조 테스트 사이클 중에, 핀 전자 회로(14)는 각각 또한 DUT 단자에서 출력 신호가 있는 경우에 이 출력 신호를 소정의 하이 및 로우 논리 수준과 비교한다. 각 핀 전자 회로(14)는 DUT 단자에서의 신호 수준이 최소 하이 논리 수준을 초과하는 경우 비교 하이(compare high; CH) 신호를 유효화하고, DUT 단자 신호 수준이 최대 로우 논리 수준을 초과하지 않는 경우에 비교 로우(compare low; CL) 신호를 유효화한다.

각 채널(CH(1)-CH(N))은 또한 각각의 메인 또는 보조 테스트 사이클 중에 D, VH, 및 Z 제어 신호 패턴을 대응 채널의 핀 전자 회로(14)로 공급하는 포매터(formatter) 회로(16)를 포함한다. 각 포매터(16)는 또한 DUT(12) 단자에서 출력 신호가 있는 경우 그 출력 신호가 자신의 기대 상태(expected state)와 일치하는지의 여부를 결정하도록 각각의 메인 또는 보조 테스트 사이클 중에 핀 전자 회로(14)의 CH 및 CL 신호 출력을 감시할 수 있다. 각 포매터(16)는 DUT 출력 신호가 자신의 기대 상태와 일치하지 않는 경우 FAIL 신호를 출력한다.

각 채널(CH(1)-CH(N))은 해당 채널의 포매터(16)로 한 쌍의 타이밍 신호(T1, T2)를 생성하여 송신하는 에지 타이밍 발생기(18)를 포함한다. 각 타이밍 신호(T1, T2)의 상태는 각각의 메인 또는 보조 테스트 사이클 중 언제라도 한번 변경될 수 있다. 포매터(16)는 자신의 출력 신호(D, VH, Z)를 하이 또는 로우로 구동하는 경우 및 CH 및 CL 신호를 각각의 기대 상태와 비교하는 경우, 타이밍을 참조하기 위해 타이밍 신호(T1, T2)의 에지를 사용한다. 테스터(10)는 또한 메인 및 보조 주기 표시 신호(BOC1/CVRN1, BOC2/CVRN2) 집합을 타이밍 발생기(18) 모두에게 각각 공급하는 2개의 사이클 주기 발생기(20(1), 20(2))를 포함한다. BOC1/CVRN1 표시 신호는 각각의 메인 테스트 사이클이 시작되는 경우에 타이밍 발생기(18)에게 공급되고, BOC2/CVRN2 표시 신호는 각각의 보조 테스트 사이클이 시작되는 경우에 타이밍 발생기에게 공급된다.

패턴 발생기(22)는 각각의 메인 테스트 사이클에 대해 주기 발생기(20), 타이밍 발생기(18), 및 포매터(16)에게 입력 데이터를 공급한다. 5 비트의 "PSET" 데이터 값은 메인 또는 보조 테스트 사이클이 지속되는 기간을 주기 발생기(20(1), 20(2))에게 표시한다. 각 타이밍 발생기(18)에게 개별적으로 공급되는 5 비트의 TSET 패턴 발생기 데이터 출력은 메인 또는 보조 테스트 사이클 중에 각 타이밍 발생기(18)가 T1 및 T2 출력 신호에서 에지를 생성하는 시간을 나타낸다. 각 포매터(16)로 개별적으로 공급되는 5 비트의 FSET 패턴 발생기 데이터 출력 및 모든 포매터(16)에게 공통으로 공급되는 2 비트의 PG 패턴 발생기 데이터 출력은 모두 T1 및 T2 신호 펄스에 대응하여 자신의 출력 신호인 D, VH, 및 Z을 구동하는 상태를 나타낸다. 테스트 중에, 패턴 발생기(22)는 또한 포매터(16)에 의해 생성되는 FAIL 데이터를 수신하여 저장한 후 처리한다.

수행될 테스트를 정의하기 위해 입력 프로그래밍 데이터가 이더넷 버스(Ethernet bus; 26)를 통해 종래의 호스트 컴퓨터(24)로 공급된다. 호스트 컴퓨터(24)는 종래의 컴퓨터 버스(28)를 통해 프로그래밍 데이터를 패턴 발생기(22), 주기 발생기(20), 타이밍 발생기(18), 포매터(16), 및 핀 전자 회로(14) 내에 있는 여러 가지 제어 레지스터 및 메모리로 분배한다. 패턴 발생기(22)로 공급되는 프로그래밍 데이터는 각 테스트 사이클에서 PSET, TSET, FSET, 및 PB 데이터의 출력 패턴을 생성하는 방법 및 입력 FAIL 신호에 대응하는 방법을 나타낸다. 주기 발생기(20(1), 20(2))로 공급되는 프로그래밍 데이터는 PSET으로 가능한 값 각각에 대한 특정 메인 또는 보조 사이클 주기의 길이를 나타낸다. 타이밍 발생기(18)로 공급되는 프로그래밍 데이터는 특정 T1, T2 타이밍 신호 에지 패턴과 TSET으로 가능한 값 각각을 상관시킨다. 각 포매터(16)로 공급되는 프로그래밍 데이터는 출력 신호 D, VH, 및 Z의 특정 패턴을 생성하도록 입력 패턴 데이터 FSET, PG, 및 타이밍 신호 T1, T2의 여러 가지 결합에 대응하는 방법을 나타낸다. 마지막으로, 핀 전자 회로(14)로 공급되는 프로그래밍 데이터는 핀 전자 회로(14)의 비교 하이 및 로우 논리 수준 및 공급 전압 수준을 나타낸다.

주기 발생기

메인 주기 발생기(20(1))는 메인 사이클 주기(MP) RAM(30) 및 주기 발생기(32)를 포함한다. 각 테스트 사이클 중에, 패턴 발생기(22)는 MP RAM(30)을 어드레싱(addressing)하는 5 비트 PSET 데이터 값 출력을 생성한다. 호스트(24)로부터 프로그래밍 데이터와 함께 미리 탑재되는 경우, MP RAM(30)은 탐색표(lookup table)로 동작하여 PSET 값을 메인 사이클 주기 길이를 나타내는 데이터로 변환하고, 변환된 데이터를 주기 발생기(32)로 공급한다. 주기 발생기(32)는 마스터 클록 신호인 MCLK를 타이밍 기준 신호로 사용하여 다음의 MCLK 펄스－여기서 다음의 MCLK 펄스 후에 다음의 메인 테스트 사이클이 시작됨－를 나타내는 "사이클 개시(beginning of cycle)" 신호(BOC1)를 생성한다. 주기 발생기(32)는 또한 다음의 MCLK 신호 펄스 후 얼마 후에 메인 테스트 사이클이 실제로 시작되는지를 나타내는 "잔여(residue)" 데이터 값(CVRN1)을 생성한다. BOC1 및 CVRN1 데이터는 타이밍 발생기에게 공급되어 다음의 메인 사이클이 언제 시작되는지를 알린다. 주기 발생기(32)는 또한 패턴 발생기가 다음의 테스트 사이클용 출력 데이터 패턴을 생성할 시기를 나타내도록 패턴 발생기에게 BOC1 신호를 공급한다.

보조 주기 발생기(20(2))는 대안 사이클 주기(alternate cycle period)(AP) RAM(34) 및 AP 에지 발생기(36)를 포함하고, RAM(34)은 또한 패턴 발생기(22)로부터 동일한 PSET 데이터 값을 수신하여 대안 사이클 주기의 시작 및 길이를 나타내는 주기 신호(BOC2, CVRN2)의 제2 집합을 생성한다. 대안 사이클 주기는 당시의 메인 사이클 주기보다 짧아야 하고, 선택된 정수 개의 대안 사이클이 메인 사이클 중에 수행될 수 있도록 메인 사이클 주기를 공평하게 분할해야 한다. 대안 주기 표시 신호(BOC2/CVRN2)는 또한 각 타이밍 발생기(18)에게 공급된다. 테스트를 시작하기 전에 메인 또는 대안 주기 신호를 사용할지의 여부를 나타내는 제어 데이터는 호스트(24)로부터 각 타이밍 발생기(18)에게 공급된다.

타이밍 발생기

각 타이밍 발생기(18)는 T1 타이밍 신호를 출력하기 위해 RAM(38) 및 에지 발생기(40)를 포함한다. 패턴 발생기(22)의 TSET 데이터 출력에 의해 어드레싱되고, 테스트를 시작하기 전에 호스트(24)로부터 프로그래밍 데이터가 미리 탑재되는 RAM(38)은 TSET의 값을 대응 에지 타이밍 제어 데이터(ETC1)로 변환하여 에지 발생기(40) 입력으로 공급한다. 호스트(24)는 에지 발생기(40)가 BOC1/CVRN1 메인 주기 표시 신호에 대응하는지 또는 BOC2/CVRN2 대안 주기 표시 신호에 대응하는지의 여부를 나타내기 위한 제어 데이터를 테스트 시작 전에 에지 발생기(40)로 공급한다. 선택되는 BOC1 또는 BOC2 신호가 하이인 경우, 에지 발생기(40)는 다음의 MCLK 신호 펄스를 기다린다. 다음의 MCLK 펄스가 검출된 후에, 에지 발생기는 선택된 CVRN1/CVRN2 데이터에 의해 표시되는 바와 같은 MCLK 클록 사이클의 추가 부분을 기다린다. MCLK 클록 사이클의 추가 부분이 검출되는 순간에 에지 발생기(40)는 새로운 메인 또는 보조 테스트 사이클이 시작되었다고 가정한다. RAM(38)으로부터 입력되는 ETC1 데이터는 다음의 메인 사이클 중에 에지 발생기(40)가 T1 신호 펄스를 생성할 것이라는 것을 나타낸다.

각 타이밍 발생기(18)는 또한 T2 타이밍 신호를 생성하도록 RAM(38) 및 에지 발생기(40)와 동일하고, 같은 방식으로 동작하는 RAM(42) 및 에지 발생기(44)를 포함한다. RAM(38, 42)은 동일한 TSET 값을 수신하지만, 상기 2개의 RAM은 통상적으로 동일한 TSET 값에 응답하여 다른 에지 타이밍 제어 데이터(ETC1, ETC2)를 에지 발생기(40, 44)로 각각 공급하도록 다른 프로그래밍 데이터를 저장한다. 따라서 하나의 TSET 값은 T1 및 T2 신호 에지에 대해 다른 에지 타이밍을 특정할 수 있다.

에지 발생기

도 2는 도 1의 에지 발생기(40)의 상세 블록도를 예시한다. 에지 발생기(44)는 에지 발생기(40)와 유사한 형태를 가진다. 도 2를 참조하면, 에지 발생기(40)는 메인 BOC1/CVRN1 주기 데이터 또는 대안 BOC2/CVRN2 주기 데이터 중 어느 하나를 선택하기 위해 레지스터(52)에 저장된 제어 데이터에 의해 제어되는 멀티플렉서(50)를 포함한다. 도 1의 호스트(24)는 테스트를 시작하기 전에 컴퓨터 버스(28)를 통해 선택 제어 데이터를 레지스터(52)에 로드(load)한다. BOC1/BOC2 신호 중 선택된 한 신호(BOC) 및 마스터 클록 신호(MCLK)는 MCLK 신호에 의해 클록 제어되는 카운터(54)에게 공급된다. 멀티플렉서(50)의 BOC 출력에 의해 입력이 유효화되는 경우, 카운터(54)는 RAM(38)로부터 출력되는 ETC1 데이터의 일부(ETCA)를 로드한다. 그 후, 카운터(54)는 ETCA 데이터에 의해 표시되는 카운트 제한까지 카운트한 후 출력 신호(T1')를 생성한다. 프로그램 가능 지연 회로(56)는 입력 데이터(DELAY)에 의해 결정되는 시간만큼 T1' 신호를 지연시킨다. 한 쌍의 가산기(adder; 58, 60)는 멀티플렉서(50)의 선택된 CVRN 출력 및 레지스터(52)에 저장된 교정(calibration) 데이터 값(CAL)을 도 1의 RAM(38)으로부터 출력되는 에지 타이밍 제어 데이터(ETC1)에 더하여 DELAY 데이터 값을 생성한다. 교정 데이터(CAL)는 MCLK에서의 상태 변화와 DUT 단자에 도달하는 테스트 신호에서의 결과적인 상태 변화 사이의 지연 차이를 교정하도록 각 채널에 대해 개별적으로 조정된다.

에지 발생기는 각 테스트 사이클 중에 T1 펄스를 생성한다. 선택된 BOC 신호는 다음의 MCLK 펄스 후 소정 순간에 다음의 테스트 사이클이 시작된다는 것을 나타낸다. CVRN 데이터는 다음의 테스트 사이클이 MCLK 펄스 후 언제부터 실제로 시작되는지를 나타낸다. ETCA 값은 카운터(54)가 T1' 펄스를 생성하기 전에 다음의 테스트 사이클의 시작을 얼마의 MCLK 사이클로 대기하는지를 나타낸다. ETCB 데이터는 시간 지연 회로(56)가 T1 신호 펄스를 생성하기 위해 T1' 신호를 지연시키는 양을 나타낸다. 지연 회로(56)의 적절한 지연은 0-1 MCLK 기간 범위를 가진다.

포매터

도 3은 도 1의 통상적인 포매터(16)의 상세 블록도를 예시한다. 도 3을 참조하면, 포매터(16)는 각각의 메인 테스트 사이클에서 패턴 발생기(22)로부터 4 비트의 FSET 데이터 값을 수신한다. FSET 데이터는 테스트 사이클 중에 DUT 단자에서 테스트 채널에 의해 수행되는 특정 테스트 포맷을 나타낸다. 4 비트 FSET 데이터 값은 16개의 저장 위치를 가지는 RAM(70)을 어드레싱하고, 하나의 저장 위치는 FSET 데이터의 각 값에 대응된다. 테스트를 시작하기 전에, 호스트 컴퓨터(24)는 컴퓨터 버스(28)를 통해 RAM(70)의 저장 위치 각각에 포맷 제어 데이터(FORMAT)를 저장한다. 각 채널이 다수의 상이한 형태를 가지는 테스트 포맷을 실행할 수 있지만, 포매터(16)로 공급되는 FSET 데이터 값은 4 비트만을 가지고 16개의 상이한 값만을 사용한다. 따라서 FSET 데이터 값은 포매터가 생성할 수 있는 다수의 상이한 테스트 포맷 중 16개만을 표현할 수 있다. 각 테스터 채널의 포매터(16)에 있는 RAM(70)의 16개의 저장 위치에 저장된 데이터는 다수의 가능 테스트 포맷 중에 채널이 테스트 중에 실행할 수 있는 16개를 결정한다. 포매터가 테스트 중에 16개의 상이한 포맷만을 공급할 수 있지만, 일반적으로 테스트에는 임의의 한 DUT 단자에서 16개의 상이한 테스트 포맷보다 적은 테스트 포맷이 요구되기 때문에, 상기한 제약은 테스터의 능력을 제한하는 중요한 요소가 아니다. 각 테스터 채널의 포매터(16)의 RAM(70)이 도 1의 호스트(24)로부터 상이한 프로그래밍 데이터를 수신할 수 있기 때문에, 테스터 채널 모두가 동일한 테스트 포맷으로 프로그램될 필요는 없다.

테스트 중에, 인입 FSET 데이터 값이 RAM(70)을 어드레싱하는 경우, RAM(70)은 어드레싱된 FORMAT 데이터 중 일부를 구동 논리 회로(72)로 출력하고, 어드레싱된 FORMAT 데이터 중 다른 부분을 비교 논리 회로(74)로 출력한다. 구동 논리 회로(72)는 또한 도 1의 타이밍 발생기(18)로부터 출력되는 T1 및 T2 타이밍 신호 및 패턴 발생기(22)로부터 출력되는 패턴 데이터 비트(PG)를 수신한다. 구동 논리 회로(72)는 FORMAT 및 PG 데이터 값에 의해 제어되는 D, Z, 및 VH 신호가 특정 시퀀스로 상태 변화되고, 이 상태 변화의 타이밍이 T1 및 T2 타이밍 신호에 의해 제어되도록 출력 D, Z, 및 VH 신호를 핀 전자 회로(14)에 공급한다. 비교 논리 회로(74)는 또한 도 1의 핀 전자 회로(14)로부터 출력되는 비교 하이(CH) 및 비교 로우(CL) 신호는 물론 T1 및 T2 타이밍 신호를 수신한다. 비교 논리 회로(74)는 CH 및/또는 CL 신호를 기대되는 상태와 비교하고, CH 및 CL 신호 상태가 테스트 사이클 중에 기대되는 상태가 아닌 경우 FAIL 신호를 유효화시킨다. FORMAT 데이터는 비교 논리 회로(74)가 비교를 수행하는 방식(포맷)을 제어하고, T1 및 T2 신호는 비교 타이밍을 제어하는데 사용된다. 일부 비교 포맷에서 2 비트의 PG 데이터는 CH 및 CL 신호 상태의 기대되는 상태를 나타낸다. 다른 포맷에서, 기대 상태는 포맷 자신에 의해 특정되고, PG 데이터와는 무관하다.

구동 논리

도 4는 도 3의 구동 논리 회로(72)의 상세 블록도 형태를 예시한다. 구동 논리 회로(72)는 도 1의 핀 전자 회로(14)로 공급되는 D, Z, 및 VH 구동 신호를 각각 생성하는 3개의 S-R 플립플롭(flip-flop)(76, 77, 78) 집합을 포함한다. 별개의 제어 회로(80-82)는 각 플립플롭(76-78)의 세트(set) 및 리세트(reset) 입력을 제어한다. 세트/리세트 제어 회로(80)는 한 쌍의 멀티플렉서(84, 86)를 포함하고, 각각의 멀티플렉서는 도 3의 RAM(70)으로부터 출력되는 FORMAT 데이터의 개별 부분에 의해 제어된다. 멀티플렉서(84)는 논리 회로(88)로 입력 A를 공급하도록 7개의 입력 데이터 신호 중 하나를 선택한다. 멀티플렉서(86)는 또한 논리 회로(88)로 입력 B를 공급하도록 7개의 입력 데이터 신호 중 하나를 선택한다. 멀티플렉서(84)는 도 1의 패턴 발생기(22)로부터 출력되는 2개의 PH 비트(PG1, PG2), 고정 배선된 하이 및 로우 논리 수준("0", "1"), 및 T2에 의해 클록 제어되는 래치(96)에 의해 하나의 테스트 사이클이 지연된 멀티플렉서(86)의 B 출력을 입력으로 수신한다. 멀티플렉서(84)는 또한 인버터(90)에 의해 반전되는 PG1 및 PG2를 수신한다. 멀티플렉서(86)는 반전 및 비반전 PG 비트(PG1, PG2), 하이 및 로우 논리 수준에 접속되는 신호, 및 T1에 의해 클록 제어되는 래치(94)에 의해 하나의 테스트 사이클이 지연된 멀티플렉서(84)의 A 출력을 입력으로 수신한다.

논리 회로(88)는 T1 및 T2 신호는 물론 멀티플렉서(84, 86)의 A 및 B 신호 출력을 수신한다. T1 신호는 신호 A를 유효화시키고, T1이 유효화되는 경우 A 신호의 상태에 따라 플립플롭(76)이 세트되거나 리세트될 수 있다. 마찬가지로 T2 신호는 신호 B를 유효화시켜서 플립플롭(76)을 세트시키거나 리세트시킬 수 있다. 따라서, T1 및 T2는 핀 전자 회로에 공급되는 구동 신호(D)의 에지 타이밍을 제어하지만, FORMAT 데이터 값은 구동 신호가 변경되는 상태를 제어하기 위해 데이터 소스를 선택한다. 세트/리세트 제어 회로(81, 82)는 회로(80)와 유사한 형태를 가진다. 따라서, 도 4로부터 알 수 있는 바와 같이 구동 논리 회로(72)로 입력되는 FORMAT 데이터는 각 출력 신호(D, VH, 및 Z)의 제어 상태 변화를 제어하도록 7개의 입력 소스 중 하나를 선택하고, 그 상태 변화의 타이밍을 조절하는 기준으로 T1 및/또는 T2 신호를 선택한다.

T1 및 T2 신호 각각은 자신들을 생성하는 타이밍 에지 발생기가 메인 또는 보조 주기 동작을 위해 프로그램되었는지의 여부에 따라서 각각의 메인 또는 보조 테스트 사이클 중에 하나의 펄스만을 가질 수 있다. 따라서 구동 회로(72)의 출력 신호(D, Z, 및 VH)는 타이밍 에지 발생기의 동작 모드에 따라서 각각의 메인 또는 보조 테스트 사이클 중에 2개의 에지까지만 가질 수 있다. 구동기(72)로 입력되는 PG1/PG2 및 FORMAT 데이터는 T1 및 T2 신호 입력이 보다 높은 보조 테스트 주파수에서 동작될 수 있더라도 각각의 메인 주기를 시작할 때에만 변경될 수 있다. 이 경우, D, Z, 및 VH 출력 신호 패턴은 메인 테스트 사이클이 끝나고, FORMAT 데이터 및/또는 T1, T2 신호 타이밍이 변경될 때까지 연속적인 보조 테스트 사이클 중에는 반복된다.

비교 논리

도 5는 도 3의 비교 논리 회로(74)의 상세 블록도 형태를 예시한다. 비교 논리 회로(74)는 4개의 "기대 데이터 선택(expect data selection)" 회로(92-95) 집합을 포함한다. 하이 기대 데이터 선택 회로(92)는 각각의 메인 또는 보조 테스트 사이클 중에 2개의 출력 신호(HE1, HE2)를 생성한다. HE1 신호는 DUT 출력이 T1 타이밍 신호의 상승 에지 때 논리적으로 하이일 것으로 기대되는 경우 유효화된다. T1 신호는 HE1 신호 및 핀 전자 회로로부터 출력되는 비교 하이 신호(CH)가 래치(96)를 통해 고장 논리 회로(98)로 출력되는 것을 클록 제어한다. DUT가 적절하게 동작하면, DUT 출력 신호가 T1 신호 에지 때 논리적인 "1"일 것으로 기대되는 경우, CH 및 HE1은 둘다 하이이어야 한다. 고장 논리 회로(98)로 입력되는 CH가 HE1이 하이일 때 로우인 경우, DUT 출력은 오류 상태가 되고, 고장 논리 회로(98)는 FAIL 신호를 유효화시킬 것이다. HE2 신호는 DUT 출력이 T2 타이밍 신호의 상승 에지 때 논리적으로 하이일 것으로 기대되는 경우 테스트 사이클 중에 유효화된다. T2 신호는 HE2 신호 및 CH 신호가 래치(100)를 통해 고장 논리 회로(98)로 출력되는 것을 클록 제어한다. 고장 논리 회로는 HE2가 하이이고 CH가 로우일 때마다 FAIL 신호를 유효화시킨다.

하이 기대 데이터 선택 회로(92)는 HE1 및 HE2 신호를 생성하는 한 쌍의 멀티플렉서(102, 104)를 포함하고, 각 멀티플렉서는 도 3의 포매터 RAM(70)으로부터 출력되는 FORMAT 데이터의 개별 부분에 의해 제어된다. 멀티플렉서(102)는 비반전 및 반전 PG1 및 PG2 비트, 고정 배선된 논리 0 및 논리 1 비트, 및 래치(106)에 의해 하나의 테스트 사이클이 지연된 멀티플렉서(104)의 HE2 신호 출력을 포함하는 7개의 입력 중 하나를 선택함으로써 HE1 신호를 생성한다. 멀티플렉서(104)는 또한 비반전 및 반전 PG1 및 PG2 비트, 고정 배선된 논리 0 및 논리 1 비트, 및 래치(108)에 의해 하나의 테스트 사이클이 지연된 멀티플렉서(102)의 HE1 신호 출력을 포함하는 7개의 입력 중 하나를 선택함으로써 HE2 신호를 생성한다. 따라서 FORMAT 데이터는 핀 전자 회로의 비교 하이(CH) 출력의 기대 상태를 나타내는 데이터의 소스를 선택하고, 또한 그 기대되는 출력이 T1 또는 T2 타이밍 신호 에지에서 샘플링되는지의 여부를 결정한다.

로우 기대 데이터 선택 회로(93), 강제 통과/고장 기대 데이터 선택 회로(94) 및 윈도우 모드 가능 선택 회로(95)는 하이 기대 회로(92)와 유사한 형태를 가지지만, FORMAT 데이터의 개별 부분에 의해 제어된다. 로우 기대 회로는 DUT 출력 신호가 T1 또는 T2 타이밍 신호 중 어느 하나의 신호의 에지에서 논리적으로 로우일 경우를 나타내도록 로우 기대 신호인 LE1 또는 LE2를 유효화시킨다. 이들 신호는 핀 전자 회로로부터 출력되는 비교 로우 데이터(CL)와 함께 또한 래치(96, 100)에 의해 래치되어 고장 논리 회로(98)의 입력이 된다. 고장 논리 회로는 LE1 또는 LE2 중 어느 하나가 하이이지만 이에 대응되는 CL 입력이 로우인 경우 FAIL 신호를 유효화한다. 강제 고장 회로(94)는 T1 또는 T2 타이밍 신호의 에지에서 고장 논리 회로가 FAIL 신호를 강제로 유효화하도록 F1 또는 F2 신호를 유효화한다. F1 및 F2 신호는 또한 래치(96, 100)를 통해 각각 고장 논리 회로의 입력이 된다.

동작 중 "윈도우 기대 모드"에서, DUT는 임의의 2개의 T1 및 T2 타이밍 에지 사이의 시간 윈도우 중에 일정한 하이, 로우, 또는 3상태 출력 신호를 생성하도록 기대되고, 시간 윈도우 중에 부정확한 상태로 "글리치(glitch)"되는 것은 기대되지 않는다. 윈도우 모드에서 회로(95)는 신호 W1 및 W2를 유효화할 수 있으며, 신호 W1이 유효화되면 윈도우는 T1 에지에서 개방되어 T2 에지에서 폐쇠되고, 신호 W2가 유효화되면 윈도우는 T2 에지에서 개방되어 T1 에지에서 폐쇠된다. 논리 회로(116)는 T1, T2, CH, CL, W1 및 W2 신호를 수신하고, 래치(96, 100)를 통해 고장 회로(98)로 전달되는 신호를 나타내는 4개의 출력 집합을 생성한다. CH_H 신호는 CH 신호가 시간 윈도우 중 어느 지점에서 하이 상태로 변하는지의 여부를 나타내고, CH_L 신호는 CH 신호가 시간 윈도우 중 어느 지점에서 로우 상태로 전이되는지의 여부를 나타낸다. CL_H 신호는 CL 신호가 시간 윈도우 중 어느 지점에서 하이 상태로 변하는지의 여부를 나타내고, CL_L 신호는 CL 신호가 시간 윈도우 중 어느 지점에서 로우 상태로 변하는지의 여부를 나타낸다. 래치(96, 100)는 T1 및 T2 에지 때 윈도우의 종료시 이들 신호를 고장 논리 회로(98)로 공급한다. 이들 표시 신호 중 임의의 2개 신호가 유효화되는 경우, 고장 회로(98)는 FAIL 신호를 유요화하기 때문에 DUT 출력 신호가 윈도우 중에 예기치 않은 상태로 전이된다는 것을 나타낸다. 고장 회로(98)는 FAIL 신호를 유효화함으로써 응답한다. 각각의 T1 및 T2 신호는 이들 신호를 생성한 타이밍 에지 발생기가 메인 또는 보조 주기 동작을 위해 프로그램되었는지의 여부에 따라서 각각의 메인 또는 보조 테스트 사이클 중에 하나의 펄스만을 가질 수 있다. 따라서, 비교 논리(74)는 타이밍 에지 발생기의 동작 모드에 따라서 메인 또는 보조 테스트 사이클마다 한번만 FAIL 상태를 검사할 수 있다. 비교 논리(74)가 입력되는 PG1/PG2 및 FORMAT 데이터는 T1 및 T2 신호 입력이 보다 높은 보조 테스트 주파수에서 동작할 수 있더라도 메인 주기를 각각 시작할 때에만 변경될 수 있다. 이 경우, 비교 논리는 메인 테스트 사이클이 끝나고 PG 및 FORMAT 데이터 및/또는 T1, T2 신호 타이밍이 변경될 수 있을 때까지 연속적인 보조 테스트 사이클 중에 동일한 고장 테스트를 반복한다.

패턴 발생기

도 6은 도 1의 패턴 발생기(22)의 상세 블록도를 예시한다. 패턴 발생기(22)는 각각의 메인 테스트 사이클 시작 시에 BOC1 신호에 의해 클록 제어되는 카운터(120)를 포함한다. 테스트를 시작한 이래로 발생되는 메인 테스트 사이클의 수를 나타내는 카운터(120)의 카운트 출력은 랜덤 액세스 패턴 메모리(random access pattern memory; 122) 및 랜덤 액세스 습득 메모리(acquisition memory)(124)를 어드레싱하는데 사용된다. 패턴 메모리(122)는 메인 테스트 사이클 각각에 대해 어드레싱 가능한 저장 위치를 포함하고, 각각의 저장 위치에는 컴퓨터 버스(28) 및 종래의 버스 인터페이스 회로(126)를 통해 도 1의 호스트 컴퓨터(24)로부터 PSET, TSET, FSET, 및 PG 패턴 데이터가 미리 탑재된다. 호스트는 또한 테스트를 시작하기 전에 버스 인터페이스(126)를 통해 카운트 한계값(COUNT LIMIT)을 카운터(120)로 공급한다. START 신호는 테스트를 시작하는 COUNT LIMIT로 카운터(120)를 리세트시킨다. 카운터(120)는 자신의 출력인 ADDR을 0으로 리세트시킨 후에 BOC1 신호의 각 펄스에 대해 자신의 출력 ADDR 카운트를 증가시키기 시작한다. 따라서 BOC1 신호에 의해 표시되는 바와 같이, 메인 테스트 사이클 각각을 시작하기 전에 카운터(120)는 테스트 사이클에 대해 적절한 출력 데이터 패턴을 생성하도록 패턴 메모리(122)로 입력되는 어드레스 ADDR을 증가시킨다. 테스트의 종료시에 카운터(120)에서는 자신의 카운트 한계를 오버플로(overflow)하는 상태가 되고, 이 때 카운터(120)는 버스 인터페이스(126) 및 버스(28)를 통해 호스트로 END 신호를 송신한다.

테스트 중에 OR 게이트(128)는 습득 메모리(124)에게 입력 데이터로서 공급되는 단일 FAIL 비트를 생성하도록 모든 채널에 의해 생성되는 FAIL 신호를 논리합 연산한다. 각 테스트 사이클의 시작시 BOC1에 의해 기록이 유효화되고 카운터(120)의 ADDR 출력에 의해 어드레싱되는 습득 메모리(124)는 현재의 어드레스에 FAIL 비트를 저장한다. 테스트 종료시, 호스트 컴퓨터는 테스트 결과를 얻기 위해 버스(28) 및 인터페이스 회로(126)를 통해 습득 메모리로부터 고장 데이터를 판독할 수 있다.

다중 보조 주기 발생기

도 1의 집적 회로 테스터(10)는 하나의 보조 주기 발생기(20(2))를 사용한다. 도 7은 도 1의 테스터(10)와 유사하지만 하나의 메인 주기 발생기(132) 및 다중 보조 주기 발생기(134(1)-134(M))를 사용하는 본 발명의 대안 실시예에 따른 집적 회로 테스터(130)의 일부를 예시한다. 테스터(130)에서 각 테스터 채널(CH(1)-CH(N)) 내에 있는 타이밍 발생기(136)는 메인 주기 발생기(132) 및 M개의 보조 주기 발생기(134(1)-134(M)) 모두로부터 출력되는 주기 데이터로부터 선택될 수 있기 때문에, 테스터가 M+1개의 상이한 테스트 사이클을 사용할 수 있도록 허용한다. 보조 주기 발생기(134) 각각의 주기는 메인 주기 발생기(132)의 주기로 동일하게 분할되어져야 한다. 타이밍 발생기(136) 내에 있는 에지 발생기는 도 2의 멀티플렉서(50)가 메인 주기 발생기(132) 및 M개의 보조 주기 발생기(134(1)-134(M)) 모두로부터 BOC/CVRN 데이터를 수신하도록 확장된다는 점을 제외하고는 도 2의 에지 발생기(40)와 유사하다.

채널 당 보조 주기 발생기

도 8은 본 발명의 다른 대안 실시예에 따른 집적 회로 테스터(140)의 일부를 예시한다. 도 8의 테스터(140)는 하나의 메인 주기 발생기(142) 및 각 테스터 채널(CH(1)-CH(N))에 대해 개별적인 보조 주기 발생기(144)를 사용한다는 점을 제외하고는 도 1의 테스터(10)와 유사하다. 도 8의 채널(CH(1)-CH(N)) 각각의 타이밍 발생기(146) 내에 있는 에지 발생기는 도 2의 멀티플렉서(50)가 제거되고 보조 주기 발생기(144)로부터 출력되는 BOC 및 CVRN이 AND 게이트(54) 및 가산기(58)에 직접 인가된다는 점을 제외하고는 도 2의 에지 발생기와 유사하다.

채널 당 메인 주기 발생기

도 9는 테스터 채널(CH(1)-CH(N)) 각각에 대해 개별적인 메인 주기 발생기(152) 및 개별적인 패턴 발생기(154)를 사용하는 본 발명의 대안 실시예에 따른 집적 회로 테스터(150)를 예시한다. 패턴 발생기(154) 각각은 컴퓨터 버스(28)를 통해 호스트(24)에 의해 개별적으로 프로그램되고, 각 채널 내의 국부의 메인 주기 발생기(152)에 의해 결정되는 주파수로 동작된다. 각 채널의 타이밍 발생기(156)는 각 채널의 국부 주기 발생기(152)의 출력에만 응답한다. 이러한 구조에 따르면, 채널(CH(1)-CH(N)) 모두의 주기 발생기(152)의 테스터 사이클 주기는 독립적으로 조정 가능하고, 서로 어떤 특정 관계를 가지지 않는다. 또한, 패턴 발생기(154) 각각은 각 채널에 대한 테스트 사이클 주기가 사이클 별로 변경될 수 있도록 각 사이클 시작 시에 자신의 국부 주기 발생기(152)로 개별 PSET 값을 공급한다. 여러 채널(CH(1)-CH(N))의 테스트 활동은 패턴 발생기(154)가 호스트(24)로부터 START 신호를 동시에 수신하고, 채널(CH(1)-CH(N)) 모두가 타이밍 기준으로 동일한 마스터 클록 신호인 MCLK를 사용하기 때문에 역시 동기된다.

주기 발생기

도 10은 도 1의 주기 발생기(32)의 상세 블록도 형태를 예시한다. 메인 테스트 사이클은 마스터 클록 MCLK 사이클의 전체 및 단편적인 수로 연장된다. 도 10을 참조하면, 도 1의 RAM(30)으로부터 출력되는 데이터는 메인 테스트 사이클의 전체 및 단편 부분을 각각 나타내는 WHOLE 및 FRACTION 값을 포함한다. 다음의 BOC1 신호 펄스의 하강 에지 때, WHOLE 데이터는 카운터(160)로 로드되고, FRACTION 값은 누산기(accumulator; 162)에 의해 축적된다. 그 후, 카운터(160)는 MCLK 신호 펄스를 카운트하기 시작한다. 카운터(160)의 카운트 값이 WHOLE 값에 도달하는 경우, 카운터(160)는 다음의 BOC1 펄스를 생성한다. BOC1 펄스의 선행 에지(leading edge)로 인해 도 1의 패턴 발생기(22)는 새로운 PSET 값을 생성하기 때문에, RAM(30)이 다음 테스트 사이클용 WHOLE/FRACTION 데이터 쌍을 생성할 수 있다. 누산기(162)는 CVRN1 데이터를 생성하도록 연속적인 FRACTION 데이터 값을 축적한다. 누산기(162)는 축적된 CVRN1 데이터가 하나의 MCLK 사이클보다 큰 주기를 나타내는 경우 오버플로 상태가 되고, 카운터(160)의 +1 입력으로 오버플로 신호인 OF를 제공한다. 카운터(160)가 다음에 WHOLE 값을 로드하는 경우, 카운터(160)는 자신의 카운트 한계값을 WHOLE+1로 설정한다. 따라서, 카운터(160)로부터 출력되는 BOC1은 다음의 테스트 사이클 시작 전에 남아 있는 MCLK 펄스를 나타내고, CVRN1 데이터는 다음의 테스트 사이클이 실제로 시작되는 MCLK 펄스 후의 하나의 MCLK 사이클의 단편 부분을 나타낸다. 도 1의 보조 주기 발생기(36)는 도 10의 주기 발생기(32)와 유사하다.

전술한 명세서가 본 발명의 바람직한 실시예를 기술하지만, 본 기술분야의 당업자는 본 발명의 보다 넓은 특징을 벗어남이 없이 바람직한 실시예에 많은 수정을 가할 수 있다. 따라서 첨부된 청구항은 이러한 수정 모두가 본 발명의 진정한 범위 및 사상 내에 포함되도록 의도된다.

삭제

Claims

집적 회로 DUT(device under test; 피시험 장치)의 각 단자에서 테스트－여기서 테스트는 연속적인 메인 테스트 사이클(main test cycles)로 편성되고, 상기 메인 테스트 사이클 각각은 복수의 보조 테스트 사이클(auxiliary test cycles)을 연결함－ 활동을 실행하는 테스터(tester)로서,

메인 테스트 사이클 신호 각각의 시작 시간을 표시하는 메인 테스트 사이클 데이터를 발생시키는 메인 주기 발생기(main period generator),

보조 테스트 사이클 각각의 시작 시간을 표시하는 보조 테스트 사이클 데이터를 발생시키는 보조 주기 발생기(auxiliary period generator),

메인 테스트 사이클 각각에 대한 복수의 시간설정(timeset) 데이터 값을 발생시키는 패턴 발생기, 그리고

복수의 테스터 채널－여기서 테스터 채널 각각은

상기 메인 테스트 사이클 데이터 및 보조 테스트 사이클 데이터를 수신하고,

상기 시간설정 데이터 값을 각각 수신하며,

상기 테스터 채널이 상기 메인 테스트 사이클 데이터에 응답하는지 또는 상기 보조 테스트 사이클 데이터에 응답하는지의 여부를 선택적으로 제어하는 개별 입력 선택 제어 데이터를 수신하고,

메인 테스트 사이클 시작시 수신되는 메인 테스트 사이클 데이터에 응답하는 경우, 상기 메인 테스트 사이클 중에 한번 상기 DUT 단자 중 하나에서 상기 수신되는 메인 테스트 사이클 데이터 및 상기 수신되는 시간설정 데이터의 결합에 따라서 시간이 정해지는 테스트 활동을 실행하며,

메인 테스트 사이클 시작시 수신되는 보조 테스트 사이클 데이터에 응답하는 경우, 상기 메인 테스트 사이클에 의해 연결되는 각각의 복수의 보조 테스트 사이클 중에 한번 상기 DUT 단자 중 하나에서 상기 수신되는 보조 테스트 사이클 데이터 및 상기 수신되는 시간설정 데이터의 결합에 따라서 시간이 정해지는 테스트 활동을 실행함－

을 포함하는 테스터.
제1항에서,

상기 패턴 발생기는 각각의 메인 테스트 사이클 시작시 상기 메인 테스트 사이클의 길이를 표시하는 주기 설정 데이터를 발생시키고, 상기 메인 주기 발생기는 상기 주기 설정 데이터로부터 다음의 메인 테스트 사이클에 대한 시작 시간을 결정하는 테스터.
제2항에 있어서,

상기 주기 설정 데이터는 다음의 메인 테스트 사이클 중에 생기는 보조 사이클 각각의 길이를 표시하고, 상기 보조 주기 발생기는 상기 주기 설정 데이터로부터 다음의 메인 테스트 사이클에 의해 연장되는 보조 테스트 사이클 각각에 대한 시작 시간을 결정하는 테스터.
제1항에서,

상기 메인 주기 발생기가

상기 주기 설정 데이터에 의해 어드레싱(addressing)되고, 상기 주기 설정 데이터에 응답하여 메인 주기 길이 데이터를 판독하는 제1 랜덤 액세스 메모리, 그리고

상기 메인 주기 길이 데이터에 응답하여, 상기 메인 테스트 사이클 데이터를 발생시키는 수단

을 포함하는 테스터.
제4항에서,

상기 보조 주기 발생기가

상기 주기 설정 데이터에 의해 어드레싱되고, 상기 주기 설정 데이터에 응답하여 보조 주기 길이 데이터를 판독하는 제2 랜덤 액세스 메모리, 그리고

상기 보조 주기 길이 데이터에 응답하여, 상기 보조 테스트 사이클 데이터를 발생시키는 수단

을 포함하는 테스터.
연속적인 메인 테스트 사이클－여기서 메인 테스트 사이클 각각은 복수의 보조 테스트 사이클을 연결함－ 중에 집적 회로 DUT의 각 단자에서 테스트 활동을 실행하는 테스터로서,

메인 테스트 사이클 신호 각각의 시작 시간을 표시하는 메인 테스트 사이클 데이터를 발생시키는 메인 주기 발생기,

보조 테스트 사이클의 시작 시간을 표시하는 개별 보조 테스트 사이클 데이터를 각각 발생시키는 복수의 보조 주기 발생기,

메인 테스트 사이클 각각에 대한 복수의 시간설정 데이터 값을 발생시키는 패턴 발생기, 그리고

복수의 테스터 채널－여기서 테스터 채널 각각은

상기 메인 테스트 사이클 데이터를 수신하고, 보조 주기 발생기 각각에 의해 생성되는 보조 테스트 사이클 데이터를 수신하며,

상기 시간설정 데이터 값을 각각 수신하고,

상기 테스터 채널이 상기 메인 테스트 사이클 데이터에 응답하는지 또는 상기 보조 주기 발생기 중 하나로부터 생성되는 보조 테스트 사이클 데이터에 응답하는지의 여부를 선택적으로 제어하는 개별 입력 선택 제어 데이터를 수신하며,

메인 테스트 사이클 시작시 수신되는 메인 테스트 사이클 데이터에 응답하는 경우, 상기 메인 테스트 사이클 중에 한번 상기 DUT 단자 중 하나에서 상기 수신되는 메인 테스트 사이클 데이터 및 상기 수신되는 시간설정 데이터의 결합에 따라서 시간이 정해지는 테스트 활동을 실행하고,

메인 테스트 사이클 시작시 수신되는 보조 테스트 사이클 데이터에 응답하는 경우, 상기 메인 테스트 사이클에 의해 연결되는 각각의 보조 테스트 사이클 중에 한번 상기 DUT 단자 중 하나에서 상기 보조 주기 발생기 중 하나로부터 생성되어 수신되는 보조 테스트 사이클 데이터 및 상기 수신되는 시간설정 데이터의 결합에 따라서 시간이 정해지는 테스트 활동을 실행함－

을 포함하는 테스터.
제6항에서,

상기 패턴 발생기는 각각의 메인 테스트 사이클 시작시 상기 메인 테스트 사이클의 길이를 표시하는 주기 설정 데이터를 발생시키고, 상기 메인 주기 발생기는 상기 주기 설정 데이터로부터 다음의 메인 테스트 사이클에 대한 시작 시간을 결정하는 테스터.
제7항에 있어서,

상기 주기 설정 데이터는 다음의 메인 테스트 사이클 중에 생기는 보조 사이클 각각의 길이를 표시하고, 상기 보조 주기 발생기는 상기 주기 설정 데이터로부터 다음의 메인 테스트 사이클에 의해 연장되는 보조 테스트 사이클 각각에 대한 시작 시간을 결정하는 테스터.
제6항에서,

상기 메인 주기 발생기가

상기 주기 설정 데이터에 의해 어드레싱되고, 상기 주기 설정 데이터에 응답하여 메인 주기 길이 데이터를 판독하는 제1 랜덤 액세스 메모리, 그리고

상기 메인 주기 길이 데이터에 응답하여, 상기 메인 테스트 사이클 데이터를 발생시키는 수단

을 포함하는 테스터.
제9항에서,

상기 보조 주기 발생기 각각이

상기 주기 설정 데이터에 의해 어드레싱되고, 상기 주기 설정 데이터에 응답하여 보조 주기 길이 데이터를 판독하는 제2 랜덤 액세스 메모리, 그리고

상기 보조 주기 길이 데이터에 응답하여, 상기 보조 테스트 사이클 데이터를 발생시키는 수단

을 포함하는 테스터.
연속적인 메인 테스트 사이클－여기서 메인 테스트 사이클 각각은 복수의 보조 테스트 사이클 길이를 가짐－ 중에 집적 회로 DUT의 각 단자에서 테스트 활동을 실행하는 테스터에 있어서,

a) 메인 테스트 사이클 신호 각각의 시작 시간을 표시하는 메인 테스트 사이클 데이터를 발생하는 메인 주기 발생기;

b) 메인 테스트 사이클 각각에 대한 복수의 시간설정 데이터 값을 발생하는 패턴 발생기; 및

c) 복수의 테스터 채널－여기서 테스터 채널 각각은

상기 메인 주기 발생기에 의해 생성되는 메인 테스트 사이클 데이터를 수신하고,

메인 테스트 사이클 각각에 대해 상기 메인 테스트 사이클에 의해 연장되는 보조 테스트 사이클 각각의 시작 시간을 표시하는 보조 테스트 사이클 데이터를 발생하기 위한 보조 주기 발생기를 포함하며,

상기 시간설정 데이터 값을 각각 수신하고,

상기 테스터 채널이 상기 메인 테스트 사이클 데이터에 응답하는지 또는 자신이 생성하는 보조 테스트 사이클 데이터에 응답하는지의 여부를 선택적으로 제어하는 개별 입력 선택 제어 데이터를 수신하며,

메인 테스트 사이클 시작시 수신되는 메인 테스트 사이클 데이터에 응답하는 경우, 상기 메인 테스트 사이클 중에 한번 상기 DUT 단자 중 하나에서 상기 수신되는 메인 테스트 사이클 데이터 및 상기 수신되는 시간설정 데이터의 결합에 따라서 시간이 정해지는 테스트 활동을 실행하고,

자신이 생성하는 보조 테스트 사이클 데이터에 응답하는 경우, 메인 테스트 사이클에 의해 연장되는 각각의 보조 테스트 사이클 중에 한번 상기 DUT 단자 중 하나에서 상기 수신되는 보조 테스트 사이클 데이터 및 상기 수신되는 시간설정 데이터의 결합에 따라서 시간이 정해지는 테스트 활동을 실행함－

을 포함하는 테스터.
제11항에서,

상기 패턴 발생기는 각각의 메인 테스트 사이클 시작시 상기 메인 테스트 사이클의 길이를 표시하는 주기 설정 데이터를 발생시키고, 상기 메인 주기 발생기는 상기 주기 설정 데이터로부터 다음의 메인 테스트 사이클에 대한 시작 시간을 결정하는 테스터.
제11항에서,

상기 주기 설정 데이터는 다음의 메인 테스트 사이클 중에 생기는 보조 사이클 각각의 길이를 표시하고, 상기 보조 주기 발생기는 상기 주기 설정 데이터로부터 다음의 메인 테스트 사이클에 의해 연결되는 보조 테스트 사이클 각각에 대한 시작 시간을 결정하는 테스터.
제11항에서,

상기 메인 주기 발생기가

상기 주기 설정 데이터에 의해 어드레싱되고, 상기 주기 설정 데이터에 응답하여 메인 주기 길이 데이터를 판독하는 제1 랜덤 액세스 메모리, 그리고

상기 메인 주기 길이 데이터에 응답하여, 상기 메인 테스트 사이클 데이터를 발생시키는 수단

을 포함하는 테스터.
제14항에서,

상기 보조 주기 발생기가

상기 주기 설정 데이터에 의해 어드레싱되고, 상기 주기 설정 데이터에 응답하여 보조 주기 길이 데이터를 판독하는 제2 랜덤 액세스 메모리, 그리고

상기 보조 주기 길이 데이터에 응답하여, 상기 보조 테스트 사이클 데이터를 발생시키는 수단

을 포함하는 테스터.