JP3501923B2

JP3501923B2 - 半導体試験装置用タイミング発生器

Info

Publication number: JP3501923B2
Application number: JP16251497A
Authority: JP
Inventors: 直良渡辺
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 2004-03-02
Anticipated expiration: 2017-06-19
Also published as: JPH1114711A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体試験装置の
タイミング発生器において、インタリーブ方式に準じて
１パターン周期内に複数のタイミングパルスを発生させ
る装置であって、特にタイミングパルスの遅延時間精度
を向上させ、ハードウェアを縮小化し、高速に発生させ
る半導体試験装置用タイミング発生器に関する。

【０００２】

【従来の技術】始めに、従来の半導体ＩＣ試験装置の概
略について説明する。図４に半導体試験装置の基本的な
構成図を示す。テストプロセッサ１は装置全体の制御を
行い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器２はＤＵＴ（被試験デバイス）９に
与える印加パターンとパターン比較器７に与える期待値
パターンを生成する。タイミング発生器３は装置全体の
テストタイミングを取るためにタイミングパルス信号を
発生して波形整形器４やコンパレータ６やパターン比較
器７等に与え、テストのタイミングを取る。

【０００３】波形整形器４はパターン発生器２からの印
加パターンを信号波形に整形しドライバ５を経て、ＤＵ
Ｔ９にテスト信号を与える。ＤＵＴ９からの応答信号は
コンパレータ６で電圧比較され、その結果の論理信号を
パターン比較器７に与える。パターン比較器７はコンパ
レータ６からの試験結果の論理パターンとパターン発生
器２からの期待値パターンとを論理比較して一致・不一
致を検出し、ＤＵＴ９の良否判定を行う。不良の場合に
は不良解析メモリ８に情報を与え、パターン発生器２か
らの情報と共に記憶させ、後に不良解析が行われる。

【０００４】これらの動作を行わせる各信号を生成する
ために、パターン発生器２やタイミング発生器３や波形
整形器４にはメモリのテーブルが準備されデータがメモ
リされている。これらのテーブルに与えるデータは、プ
ログラマが被測定ＤＵＴ９の性能諸元を基に、テストパ
ターンを考察してテストプログラムを作成し、テストプ
ロセッサ１から各部に供給している。

【０００５】パターン発生器２のテーブルには、例えば
０、１やＬ、Ｈ、Ｚの記述でピン１用からピンｎ用等の
各ピン用の試験パターンデータが準備されている。波形
整形器４のテーブルには波形モードなどの波形設定に関
するデータが準備され、パターン発生器２からの試験パ
ターンデータとタイミング発生器３からのセット、リセ
ットのタイミングパルス信号を用いてテスト信号を生成
しドライバ５に供給している。

【０００６】タイミング発生器３にはＲＡＴＥ設定テー
ブルとクロック設定テーブルとがあり、ＲＡＴＥ設定テ
ーブルにはパターン周期（ Test Period）のデータがメ
モリされ、クロック設定テーブルにはドライバ波形のタ
イミングデータがメモリされている。これらのデータを
組み合わせて複数個のグループ、例えばＴＳ１グルー
プ、ＴＳ２グループやＴＳｎグループ等を準備して読み
出し、セット信号やリセット信号のタイミングパルスを
生成している。

【０００７】このタイミング発生器３において、設定す
るパターン周期は、基準クロック（Reference Clock ）
の整数倍に端数を生ずることもある。そして、基準クロ
ックの端数データ(Fractional Data)は、前パターン周
期からの端数データと設定端数データとを加算し、加算
結果の整数倍データはデジタル手段で遅延させ、加算結
果の端数データはアナログ可変遅延回路を用いてタイミ
ングパルス信号を基準クロックの１／２、１／４、１／
８、１／１６、…、等の分解能で精度良く生成し遅延さ
せる。以下、具体的に説明する。

【０００８】図５（Ａ）にタイミング発生器３の基本的
な構成図を示す。構成としては、入力手段１０、演算手
段１１、基準クロック遅延手段１２、リタイミング手段
１３及びアナログ可変遅延手段１４より成っている。そ
して入力端子ａ１からは前パターン周期の端数データ
が、ａ２からは周期開始（Period Start）信号が、ａ３
からはタイミング遅延時間のデータが、ａ４からは基準
クロックがそれぞれ入力される。いま、パターン周期に
基準クロック以下の情報がある一例のテスト条件とし
て、周波数１００ＭＨｚで１周期１０ｎｓ（ナノ秒）の
基準クロック（以下、基準クロックの周期を「Ｔ」で表
現する）を用い、パターン周期は（５＋３／４）Ｔ、タ
イミング遅延時間は（３＋１／２）Ｔのタイミングパル
ス信号を連続して発生させるものとする。図６にその場
合のタイミングチャートを示す。

【０００９】始めにａ２から周期開始信号が入力される
と、入力手段１０のラッチ回路ｆ１をライトイネーブル
（Write Enable）にし、ラッチ回路ｆ２にも周期開始信
号を与える。ラッチ回路はＤタイプ・フリップフロップ
で構成され、ＷＥ（Write Enable）付と無いのがある。
ａ３からのタイミング遅延データ（３＋１／２）は、既
にレジスタＲに格納（メモリ）されているとする。（以
下、タイミング遅延データを「設定遅延データ」とい
う）。ａ４からの基準クロックを、ラッチ回路ｆ１に与
えてａ１からの端数データをラッチしそのデータを演算
手段１１の加算器Ｋに与え、ラッチ回路ｆ２に与えてａ
２からの周期開始信号をラッチして基準クロック遅延手
段１２にあるダウンカウンタＣのロード端子に与え加算
器Ｋ出力の整数データＮをロード（入力）する。加算器
Ｋは既に端数データと設定遅延データとを加算したデー
タを出力している。ダウンカウンタＣのクロック端子に
も基準クロックを与える。

【００１０】１発目のタイミングパルスの発生におい
て、ａ１からの端数データは０であるので、演算手段１
１の加算器Ｋの入力データは０と（３＋１／２）とな
り、その出力データは（３＋１／２）である。図６Ｄ参
照。３の整数データＮは基準クロック遅延手段１２のダ
ウンカウンタＣに、１／２の端数データはアナログ可変
遅延手段１４のラッチ回路ｆ４に出力される。周期開始
の信号でダウンカウンタＣは３のデータをロードし、ａ
４からの基準クロックで１づつ減数し、そのデータをデ
ータアウト端子ｄｏから出力する。３つの基準クロック
でデータアウト端子ｄｏの出力信号がゼロになると一致
回路ｈ１でゼロと一致を取って基準クロック遅延信号Ｓ
を出力し、リタイミング回路１３のラッチ回路ｆ３とア
ナログ可変遅延手段１４のラッチ回路ｆ４とに与える。

【００１１】リタイミング回路１３は、基準クロック遅
延信号Ｓの遅延時間がダウンカウンタＣなどによりバラ
ツキが生じるのを除去するために、基準クロックに固定
遅延器Ｄによる一定のオフセット時間を加えて、常に一
定の遅延時間のタイミングを取るための回路である。そ
こで、入力端子ａ１からリタイミング回路１３までの最
大遅延時間よりやや大きい遅延時間を有する固定遅延器
Ｄにａ４からの基準クロック信号を通し、既に開かれて
いるゲートｈ２を通過させた基準クロックをタイミング
パルスの基準としている。図６Ｅ参照。アナログ可変遅
延手段１４ではラッチ回路ｆ４にラッチされている端数
データ（１／２）の時間を遅延させ、出力端子ｂ１から
（３＋１／２）Ｔ遅延したタイミングパルスを出力す
る。図６Ｆ参照。１回目のパターン周期が終わると、パ
ターン周期（５＋３／４）Ｔの端数データ（３／４）は
入力端子ａ１に印加される。

【００１２】２発目のタイミングパルスの遅延時間は入
力端子ａ１に印加された端数データ（３／４）とレジス
タＲにメモリの（３＋１／２）の和であり、加算器Ｋで
加算され、（４＋１／４）のデータを出力する。図６
Ｃ、Ｄ参照。４の整数データはダウンカウンタＣに出力
され、（１／４）の端数データはアナログ可変遅延手段
１４に出力され、１発目と同様にデジタル手段及びアナ
ログ可変遅延手段で遅延されて、（４＋１／４）Ｔ遅延
されたタイミングパルスが出力される。図６Ｆ参照。

【００１３】３発目において、パターン周期は１発目と
２発目のパターン周期の端数データが（３／４＋３／
４）＝（１＋１／２）となるので、構成は図示していな
いが、１の整数データを元のパターン周期に組み入れて
５基準クロックに１を加算した６基準クロックをパター
ン周期とする。図６Ａ参照。よって、パターン周期の端
数データは（１／２）となり入力端子ａ１に供給され
る。レジスタＲのデータは（３＋１／２）であるのでそ
の加算結果は４となる。よって、加算器Ｋからの４の出
力データはダウンカウンタＣに送られ、デジタル的遅延
のみが行われてタイミングパルスを発生する。図６Ｆ参
照。４発目以降も上記の動作が行われタイミングパルス
を連続して送出する。

【００１４】図５（Ｂ）はアナログ可変遅延手段１４の
構成例である。アナログのパルス信号は入力端子ａ１０
から入力し出力端子ｂ１０から出力する。１５ｉ（ｉ＝
１〜ｎ）は、例えばインバータの従続した列で一定時間
の遅延回路が構成され、１５ ₁は（１／２）Ｔの遅延、
１５₂は（１／４）Ｔの遅延、１５₄は（１／１６）Ｔ
の遅延のようなアナログ遅延を行う。１６ｉ（ｉ＝１〜
ｎ）はセレクタで、ラッチ回路ｆ４からの制御信号Ｓｉ
（ｉ＝１〜ｎ）でＡｉ若しくはＢｉのいずれかを選択
し、アナログ信号を直接通過させたり規定の遅延を与え
たりする。

【００１５】図５（Ａ）ではテスト条件として、基本ク
ロックは周波数１００ＭＨｚで１周期が１０ｎｓ、パタ
ーン周期は（５＋３／４）Ｔ、タイミング遅延時間は
（３＋１／２）Ｔのタイミングパルス信号を連続して発
生させた。つまり、パターン周期は５７．５ｎｓで、タ
イミング遅延時間は３５ｎｓであった。このように、１
パターン周期内では１つのタイミングパルス信号しか生
成できない。しかしながら、最近では１パターン周期内
で２〜４のタイミングパルスを要求する場合が多くなっ
た。この１パターン周期内で複数のタイミングパルスを
発生させるためにインタリーブ方式で発生させており、
インタリーブ方式は不可欠となってきた。インタリーブ
方式とは交互配置した方式をいう。

【００１６】図７にインタリーブ方式の回路ブロック図
を、図８にそのタイミングチャートを示す。回路構成と
しては図７に示すように、従来の図５（Ａ）のタイミン
グ発生器３の回路を２つ、３ｍと３ｎとを並列に設け、
その出力をオア回路ｈ３で複合し複合タイミングパルス
を出力するものである。３以上の複数のタイミング発生
器３を並列に設けて１パターン周期内に３以上のタイミ
ングパルスを発生させることもできる。回路動作を説明
する。図７でのテスト条件の例として、図６と同一のタ
イミングパルスを発生させるものとし、パターン周期は
図６の場合の２倍の（１１＋１／２）Ｔとし、タイミン
グ遅延時間は（３＋１／２）Ｔと他の１つは（９＋１／
４）Ｔである。（３＋１／２）Ｔ遅延のタイミングパル
スはタイミング発生器３ｍで発生させ、（９＋１／４）
Ｔ遅延のタイミングパルスの発生をタイミング発生器３
ｎにまかせることにする。タイミング発生器３ｎのパタ
ーン周期開始は３ｍより５Ｔ遅らせ、設定遅延データは
タイミング発生器３ｍと同じく（３＋１／２）とする。

【００１７】図８のタイミングチャートを用いて説明す
る。図８Ａは周期１０ｎｓの基準クロックである。図８
Ｂから図８Ｅはタイミング発生器３ｍのタイミングチャ
ートで、図８Ｆから図８Ｉはタイミング発生器３ｎのタ
イミングチャートで、図８Ｇは複合したタイミングパル
スの発生状況である。

【００１８】タイミング発生器３ｍのパターン周期は
（１１＋１／２）Ｔであるので整数を取り、当初は図８
Ｂに示すように１１Ｔであるので、１発目の端数データ
は図８Ｃに示すように０である。従って、加算器１２の
出力データはレジスタＲのデータ（３＋１／２）である
ので３の整数データと（１／２）の端数データである。
よって、３の整数はデジタル手段で、（１／２）はアナ
ログ可変遅延手段で遅延され、タイミングパルスは図８
Ｅに示すように（３＋１／２）Ｔ遅延して発生する。

【００１９】タイミング発生器３ｎのパターン周期は、
図８Ｆに示すようにタイミング発生器３ｍより５Ｔ遅れ
てスタートさせるので、１周期目の端数データは（３／
４）となり、図８Ｇのように送付され、加算器Ｋでレジ
スタＲのデータ（３＋１／２）と加算され、その出力デ
ータは図８Ｈに示すように（４＋１／４）となる。従っ
て、図８Ｉのようなタイミングパルスが発生する。

【００２０】３発目のタイミングパルス、つまりタイミ
ング発生器３ｍの２発目は、パターン周期の端数データ
が図８Ｃのように（１／２）となるから、レジスタＲの
データ（３＋１／２）と加算して、加算器Ｋの出力は図
８Ｄのように４となる。従ってタイミングパルスの発生
は図８Ｅのようになる。以下同様にして連続したタイミ
ングパルスを発生させる。

【００２１】

【発明が解決しようとする課題】上述したように、イン
タリーブ方式のタイミングパルスの発生は、図７に示す
ように、図５のタイミング発生器３を並列に２セット並
べて交互に動作させることにより、見かけ上、２倍速に
なる。３セット並列に並べて交互に動作させると３倍速
になる。この従来の回路構成でも半導体試験装置は充分
に稼動する。

【００２２】しかしながら、従来の回路構成はハードウ
ェアをまるまる２セット分＋α以上必要とするため、ハ
ードウェアの小型化、省力化、高速化のためには障害と
なることがある。また、それぞれにアナログ可変遅延手
段１４を有している。このアナログ可変遅延手段１４
は、遅延時間ｔｐｄの調整が困難であり、プログラムで
は補正できず、若干の固有の誤差を有する。従って、異
なる複数個のアナログ可変遅延手段１４を用いてタイミ
ングパルスを発生させると、期待遅延値と実際遅延値と
の差である遅延リニアリティ・エラー分が遅延パルスの
ジッタに足された形でＤＵＴ９に印加され問題を生ずる
こともある。

【００２３】この発明は、上記の問題点を解決し、より
小型化、省力化し、遅延リニアリティ・エラーが発生し
ないインタリーブ方式に代わる新しいタイプのタイミン
グ発生器を提供することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、この発明は１パターン周期に２以上の複数のタイミ
ングパルスを発生させ、しかも遅延リニアリティ・エラ
ーを防止するために、リタイミング手段とアナログ可変
遅延手段とを複数のタイミングパルスに対して共通に用
いるようにする。つまり、１パターン周期内で設定され
た複数のパルスを基準クロックに同期させて生成し、そ
れぞれのパルスに基準クロック周期Ｔ以下の端数データ
でアナログ可変遅延を行い、設定された任意の複数のタ
イミングパルスを生成するものである。

【００２５】構成は次のようになる。テスタ・バスで
送付される設定遅延データの複数の整数値Ｎを受けて、
基準クロック周期Ｔを上記整数値Ｎ倍遅延した複数の基
準クロック遅延信号Ｓを出力する基準クロック遅延手段
と、テスタ・バスで送付される設定遅延データの複数
の端数データをラッチし、該値とレジスタＲに格納され
ているパターン周期の端数データとを加算器Ｋｉでそれ
ぞれ加算し、キャリー信号（桁上げ信号）及び端数デー
タとをそれぞれ順番に出力する端数データ処理手段と、
端数データ処理手段のキャリー処理器からキャリー信
号が送られてきたときのみ基準クロック遅延手段からの
基準クロック遅延信号Ｓを１基準クロック周期Ｔの遅延
を与えるキャリー遅延手段と、基準クロック遅延手段
若しくはキャリー遅延手段からの基準クロック遅延信号
Ｓを受けて、該基準クロック遅延信号Ｓのタイミングを
再生し出力するリタイミング手段と、端数データ処理
手段の端数データ処理器からの端数データを受けて、リ
タイミング手段からの基準クロック遅延信号Ｓに端数デ
ータ値の遅延をさせて出力するアナログ可変遅延手段
と、から構成されている。

【００２６】基準クロック遅延手段は、アップカウンタ
とマークメモリで構成することができる。つまり、アッ
プカウンタはテスタ・バスで送付される設定遅延データ
の複数の整数値Ｎをそれぞれ受けてマークメモリの該整
数値Ｎ番地にそれぞれフラッグを立て、アップカウンタ
は周期開始信号ＰＳでクリアして、その後の基準クロッ
クを計数しマークメモリに計数値を送り、送付された計
数値とフラッグ番地とが一致したときにマークメモリか
ら基準クロック遅延信号Ｓを発生するように構成すると
よい。

【００２７】端数データ処理手段は、テスタ・バスで送
付される設定遅延データの複数の端数データを一時記憶
するラッチ回路ｆｉ（ｉ＝１１〜１ｍ）でラッチしその
値とレジスタＲに格納されているパターン周期の端数デ
ータとを加算器Ｋｉ（ｉ＝１〜ｍ）でそれぞれ加算す
る。ここで、ｍは１パターン周期内で発生させるタイミ
ングパルスの数である。キャリー信号はキャリー処理器
で順次出力してキャリー遅延手段に与え、端数データは
端数データ処理器で順次出力してアナログ可変遅延手段
に与える。キャリー処理器及び端数データ処理器で扱う
データの数はタイミングパルスの数、ｍである。

【００２８】

【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に図１のタイミングチャートを、図３に
図１に用いているキャリー処理器１９及び端数データ処
理器２０の構成図の例を示す。図５、図６と対応する部
分には同一符号を付す。先ず図１と図２に基づいて説明
する。テスト条件としてパターン周期は（１０＋１／
２）Ｔ、タイミング遅延時間は（３＋１／２）Ｔと（９
＋１／４）Ｔとし、つまり設定遅延データを（３＋１／
２）と（９＋１／４）とし、２つのタイミングパルスを
発生させるものとする。

【００２９】パターン周期（１０＋１／２）Ｔは、周期
開始信号ＰＳとパターン周期端数データＦＤとで制御す
る。つまり基準クロック（図２Ａ）で制御するパターン
周期は、周期開始信号ＰＳの間隔が１０Ｔと１１Ｔとを
交互に発生させ（図２Ｂ）、入力端子ａ２から与えられ
る。（１／２）のパターン周期端数データＦＤは入力端
子ａ１から第１パターン周期目では（０）が与えられ、
その後は直前のパターン周期の端数データが与えられ
（図２Ｃ）、ＰＳの信号時にレジスタＲに一時記憶され
る。

【００３０】設定遅延データ（３＋１／２）と（９＋１
／４）とフラッグ・ビットは入力端子ａ３からテスタ・
バスでタイミングパルスを発生させる直前のパターン周
期内で送付される。つまり、データ設定のために１パタ
ーン周期を必要とする。設定遅延データの整数値Ｎの３
と９は、基準クロック遅延手段２１のカウンタ１７に順
次ロードされては直ちにマーク・メモリ１８にその値が
送られ、マークメモリ１８のその整数値番地にフラッグ
が順次立てられる。この実施例では３番地と９番地にフ
ラッグが立てられる。端数データ（１／２）と（１／
４）は端数データ処理手段２２のラッチ回路ｆ１１及び
ラッチ回路ｆ１２に送付され、入力端子ａ７及びａ８か
らの制御信号反転ｗｃ１と反転ｗｃ２とで一時記憶され
る。ａ５からのイニシャルクリア信号もタイミングパル
スを発生させる直前のパターン周期内で与えられる。

【００３１】タイミングパルスを発生させる直前のパタ
ーン周期内で、その初期にマーク・メモリ１８、キャリ
ー処理器１９及び端数データ処理器２０の内容がクリア
されて、その後にマーク・メモリ１８に設定遅延データ
の整数値Ｎの番地にフラッグが立てられ、設定端数デー
タはそれぞれラッチ回路ｆ１１とｆ１２にラッチされ、
パターン周期の端数データはレジスタＲにラッチされて
いるとする。従って、端数データ処理手段２２の加算器
Ｋ１及びＫ２は設定端数データとパターン周期の端数デ
ータとを加算したそれぞれ加算データを出力しているも
のとする。その後の動作を時系列的に図１と図２を交え
て説明する。

【００３２】初めにａ２から周期開始信号ＰＳが印加さ
れる（図２Ｂ）と、基準クロック遅延手段２１のカウン
タ１７がクリアされ、レジスタＲはパター周期の端数デ
ータの（０）を取り込む（図２Ｃ）。加算器Ｋ１はレジ
スタＲのデータ（０）とラッチ回路ｆ１１のデータ（１
／２）の加算を行い、キャリー信号の（０）をキャリー
処理器１９に（図２Ｆ）、端数データの（１／２）を端
数データ処理器２０に出力する（図２Ｇ）。同様に、加
算器Ｋ２はレジスタＲのデータ（０）とラッチ回路ｆ１
２のデータ（１／４）との加算を行い、キャリー信号の
（０）をキャリー処理器１９に（図２Ｈ）、端数データ
の（１／４）を端数データ処理器２０に出力する（図２
Ｉ）。端数データ処理手段２２のキャリー処理器１９及
び端数データ処理器２０はＷＥ（ライト・イネーブル）
になり次の基準クロックでそれぞれに加算器Ｋ１及びＫ
２からのキャリー信号（０）と（０）及び端数データ
（１／２）と（１／４）とを入力する。

【００３３】その後に基準クロック（図２Ａ）がａ４よ
り入力されると、カウンタ１７は基準クロックを計数す
る（図２Ｄ）。計数値がマーク・メモリ１８にフラッグ
を立てた番地、この実施例では３番地と９番地において
（図２Ｄ）出力端子ｄｏから基準クロック遅延信号Ｓを
出力し（図２Ｅ）、ラッチ回路ｊ１に一時記憶して出力
する。キャリー処理器１９及び端数データ処理器２０に
は、既に加算器Ｋ１及びＫ２からのキャリー信号及びパ
ターン周期の端数データが入力されており、それぞれの
ラッチ回路ｊｉに１発目用としてキャリー（０）端数デ
ータ（１／２）が、２発目用としてキャリー（０）端数
データ（１／４）とが順番に記憶されている。

【００３４】ラッチ回路ｊ１からの信号を受けてキャリ
ー処理器１９は出力イネーブルとなりキャリー信号を出
力端子Ｑおよび反転Ｑから出力する。１発目及び２発目
はキャリー信号が（０）であるので、Ｑ＝０で（図２
Ｊ）、反転Ｑ＝１である。従ってキャリー遅延手段２３
のアンドゲートｇ１が開き、ラッチ回路ｊ１の基準クロ
ック遅延信号Ｓがリタイミング手段１３に出力される
（図２Ｌ、Ｎ）。ラッチ回路ｊ１は端数データ処理手段
２２の処理時間に合わせ、１基準クロック周期Ｔ遅らせ
てタイミングを合わせるために設けたもので（図２Ｅ、
Ｌ）、端数データ処理手段２２の処理時間の速度により
無くしたり複数段従続したりしてタイミングを合わせ
る。リタイミング手段１３のラッチ回路ｊ２及びｊ３
は、キャリー信号が（１）であるときに基準クロック遅
延信号Ｓを１基準クロック周期Ｔの遅延を行うため（図
２Ｍ）に設けたものである。

【００３５】キャリー処理器１９及び端数データ処理器
２０については、後に図３で構成例を説明するが、要は
タイミングパルスの早い時間の設定遅延データから順次
データを出力するようにしたものである。従って、キャ
リー処理器１９では１発目は加算器Ｋ１からキャリー信
号の（０）を入力端子ｄ１で受けて出力端子ＱからＬ電
位を出力する。２発目は加算器Ｋ２からのキャリー信号
を入力端子ｄ２で受けて信号に相当するＬ電位を出力す
る（図２Ｊ）。以後、同様に繰り返す。端数データ処理
器２０の動作も同様であり、端数データ（１／２）と
（１／４）とを順番にアナログ可変遅延回路１４に与え
る。この出力する端数データは事前のタイミングパルス
の出力を確認して順次切り換えていく。

【００３６】リタイミング手段１３はキャリー遅延手段
２３からの基準クロック遅延信号Ｓを再び基準クロック
でタイミングをとり、ここまでの微少な遅延時間のバラ
ツキを無くすものであり（図２Ｏ）、従来と同様であ
る。アナログ可変遅延回路１４は端数データ処理器２０
からの端数データを順次受け（図２Ｐ）、基準クロック
遅延信号Ｓに（１／２）Ｔと（１／４）Ｔの微小な遅延
を与えてタイミングパルスを出力するもので、従来と同
様である。

【００３７】２パターン周期目になると、パター周期の
端数データＦＤが（１／２）になる（図２Ｃ）。端数デ
ータ処理手段２２のレジスタＲは周期開始信号ＰＳでＷ
Ｅとなり次の基準クロックで（１／２）を一時記憶し加
算器Ｋ１及びＫ２に与える。加算器Ｋ１はラッチ回路ｆ
１１の内容（１／２）と加算し、（１）のキャリー信号
と（０）の端数データを出力する（図２Ｆ、Ｇ）。加算
器Ｋ２はラッチ回路ｆ１２の内容（１／４）と加算し、
（０）のキャリー信号と（３／４）の端数データを出力
する（図２Ｈ、Ｉ）。

【００３８】従って、３発目ではキャリー処理器１９の
出力Ｑは（１）、反転Ｑは（０）となり、アンドゲート
ｇ１を閉じてアンドゲートｇ２を開く。３発目の基準ク
ロック遅延信号Ｓはラッチ回路ｊ１からラッチ回路ｊ
２、アンドゲートｇ２、オアゲートｇ３を経てリタイミ
ング手段１３に出力される。ここで、３発目の基準クロ
ック遅延信号Ｓはラッチ回路ｇ２及びラッチ回路ｇ３に
よって１基準クロック周期Ｔだけ遅延される（図２Ｋ、
Ｌ、Ｍ）。４発目ではキャリー処理器１９の出力Ｑは
（０）、反転Ｑは（１）となり、アンドゲートｇ１が開
きアンドゲートｇ２を閉じる。従って、４発目の基準ク
ロック遅延信号Ｓはラッチ回路ｊ１からアンドゲートｇ
１、オアゲートｇ３を経てリタイミング手段１３に出力
される（図２Ｋ、Ｌ、Ｎ）。以下、同様にして続けてタ
イミングパルスは生成される。

【００３９】図３（Ａ）にキャリー処理器１９の一構成
例図を示す。複数のデータを一時記憶するラッチ回路ｊ
２０と出力信号を切り換えるＷＥ付フリップフロップＳ
といくつかのゲート回路ｇｉから成る。つまり、加算器
Ｋ１からのキャリー信号を入力端子ｄ１で入力し一時記
憶し出力する。同様に加算器Ｋ２からのキャリー信号も
入力端子ｄ２で入力し一時記憶し出力する。このデータ
をＷＥ付フリップフロップＳでラッチ回路ｊ１からの信
号と基準クロックで順次切り換えて出力端子Ｑ及び反転
Ｑから出力するものである。

【００４０】図３（Ｂ）は端数データ処理器２０の一構
成例である。ここでは4つの端数データの一時記憶を考
慮して、４つのラッチ回路ｊ７〜ｊ１０を用いた。２つ
の端数データを交互に用いることもできる。Ｃ１は１ビ
ットカウンタ、つまりフリップフロップであり、Ｃ２は
２ビットカウンタである。ＭＵはマルチプレクサであ
る。入力端子ｄ１及びｄ２に端数データが入力されてお
り、周期開始信号ＰＳでＷＥになると次の基準クロック
で１ビットカウンタＣ１はナンドゲートｇ９を開き、遅
延回路Ｄ２で遅延されて基準クロックがナンドゲートｇ
９を通過して、ラッチ回路ｊ７とｊ８に入力端子ｄ１及
びｄ２からの端数データをラッチする。

【００４１】マルチプレクサＭＵは２ビットカウンタＣ
２で制御され、例えば、入力端子に送られている信号
を、Ａ、Ｂ、Ｃ、Ｄ、Ａ、Ｂ、の順で出力する。その切
り換えは、タイミングパルスが出力する度に送られてく
る信号ＲＣＫによって２ビットカウンタＣ２がアップし
て行われる。

【００４２】以上詳細に説明してきたが、構成は実施例
に限るものではない。基準クロック遅延手段２１はカウ
ンタ１７とマークメモリ１８を用いたが他の構成でもよ
い。要は基準クロックで整数値Ｎを計数して一致すると
基準クロック遅延信号Ｓを発生できればよい。また、端
数データ処理手段２２も一実施例の構成に限らず、他の
構成でもよい。要は設定遅延データの端数データとパタ
ーン周期の端数データとを加算し、キャリー信号と端数
データを順番に出力できる回路であればよい。

【００４３】

【発明の効果】以上詳細に説明したように、この発明は
１パターン周期内に複数のタイミングパルスを発生させ
る装置として、従来のインタリーブ方式に代え、統合し
たタイミング発生器とした。特に、リタイミング手段１
３とアナログ可変遅延手段１４を１つにし、共通して使
用できるようにした。

【００４４】従って、従来問題となっていた遅延リニア
リティ・エラーの発生を無くし、しかもハードウェアの
より以上の小型化、省力化、高速化が可能となった。こ
の発明は実用に際しての効果は大である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】図１のタイミングチャートである。

【図３】図３（Ａ）は図１に用いるキャリー処理器の一
例の構成図であり、図３（Ｂ）は端数データ処理器の一
例の構成図である。

【図４】半導体試験装置の基本的な構成図の例である。

【図５】図５（Ａ）はタイミング発生器の基本的な構成
図の例であり、図５（Ｂ）はアナログ可変手段１４の構
成図の例である。

【図６】図５（Ａ）のタイミングチャートである。

【図７】インタリーブ方式のタイミング発生器の構成図
である。

【図８】図７のタイミングチャートである。

【符号の説明】

１テストプロセッサ２パターン発生器３、３ｍ、３ｎタイミング発生器４波形整形器５ドライバ６コンパレータ７パターン比較器８不良解析メモリ９ＤＵＴ（被試験デバイス）１０入力手段１１演算手段１２基準クロック遅延手段１３リタイミング手段１４アナログ可変遅延手段１５ｉ（ｉ＝１〜ｎ）アナログ遅延器１６ｉ（ｉ＝１〜ｎ）セレクタ１７アップカウンタ１８マーク・メモリ１９キャリー処理器２０端数データ処理器２１基準クロック遅延手段２２端数データ処理手段２３キャリー遅延手段Ｃ、ＣｉカウンタＤ、Ｄｉ固定遅延器ＲレジスタＮ設定遅延データの整数値Ｓ基準クロック遅延信号Ｔ基準クロック周期Ｋ、Ｋｉ加算器ｆｉラッチ回路ｇｉゲート回路（アンド回路またはオア回路）ｊｉラッチ回路ｈ１一致回路ｈ２アンド回路

Claims

(57)【特許請求の範囲】

【請求項１】１パターン周期内に複数のタイミングパ
ルスを発生する半導体試験装置用タイミング発生装置に
おいて、テスタ・バスで送付される設定遅延データの複数の整数
値（Ｎ）を受けて基準クロック周期（Ｔ）を上記整数値
（Ｎ）倍遅延した複数の基準クロック遅延信号（Ｓ）を
出力する基準クロック遅延手段（２１）と、テスタ・バスで送付される設定遅延データの複数の端数
データをラッチして該値と、レジスタ（Ｒ）に格納され
ているパターン周期の端数データとを加算器（Ｋｉ）で
それぞれ加算し、キャリー信号と端数データとをそれぞ
れ順番に出力する端数データ処理手段（２２）と、端数データ処理手段（２２）のキャリー処理器（１９）
からキャリー信号が送られてきたときのみ基準クロック
遅延手段（２１）からの基準クロック遅延信号（Ｓ）を
１基準クロック周期の遅延を与えるキャリー遅延手段
（２３）と、基準クロック遅延手段（２１）若しくはキャリー遅延手
段（２３）からの基準クロック遅延信号（Ｓ）を受け
て、該基準クロック遅延信号（Ｓ）のタイミングを再生
して出力するリタイミング手段（１３）と、端数データ処理手段（２２）の端数データ処理器（２
０）からの端数データを受けて、リタイミング手段（１
３）からの基準クロック遅延信号（Ｓ）に端数データ値
の遅延をさせて出力するアナログ可変遅延手段（１４）
と、を具備することを特徴とする半導体試験装置用タイミン
グ発生器。
【請求項２】基準クロック遅延手段（２２）は、アッ
プカウンタ（１７）とマーク・メモリ（１８）とから成
り、アップカウンタ（１７）はテスタ・バスで送付され
る設定遅延データの複数の整数値（Ｎ）をそれぞれ受け
てマークメモリ（１８）の該整数値（Ｎ）番地にそれぞ
れフラッグを立て、アップカウンタ（１７）は周期開始
信号（ＰＳ）でクリアされてその後の基準クロックを計
数しマークメモリ（１８）に計数値を送り、送付された
計数値とフラッグ番地とが一致したときにマークメモリ
（１８）から基準クロック遅延信号（Ｓ）を発生するこ
とを特徴とする請求項１記載の半導体試験装置用タイミ
ング発生器。
【請求項３】端数データ処理手段（２２）は、テスタ
・バスで送付される設定遅延データの複数の端数データ
を一時記憶するラッチ回路（ｆｉ）でラッチし該値とレ
ジスタ（Ｒ）に格納されているパターン周期の端数デー
タとを加算器（Ｋｉ）でそれぞれ加算し、キャリー信号
はキャリー処理器（１９）で順番に出力してキャリー遅
延手段（２３）に与え、端数データは端数データ処理器
（２０）で順番に出力してアナログ可変遅延手段（１
４）に与えることを特徴とする請求項１又は２記載の半
導体試験装置用タイミング発生器。