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JPH11317512A - Ｃｍｏｓイメ―ジセンサ―及びその製造方法 - Google Patents

Ｃｍｏｓイメ―ジセンサ―及びその製造方法

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Publication number
JPH11317512A
JPH11317512A JP11053234A JP5323499A JPH11317512A JP H11317512 A JPH11317512 A JP H11317512A JP 11053234 A JP11053234 A JP 11053234A JP 5323499 A JP5323499 A JP 5323499A JP H11317512 A JPH11317512 A JP H11317512A
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JP
Japan
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semiconductor layer
region
image sensor
photodiode
conductivity type
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Application number
JP11053234A
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English (en)
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JP4390896B2 (ja
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Woodward Yang
ウードワード ヤン
Ju Il Lee
柱 日 李
Nan Yi Lee
蘭 伊 李
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=19534037&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH11317512(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH11317512A publication Critical patent/JPH11317512A/ja
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Publication of JP4390896B2 publication Critical patent/JP4390896B2/ja
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
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    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/15—Charge-coupled device [CCD] image sensors

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

(57)【要約】 【課題】低い電源電圧で完全空乏可能電圧を得ることが
できる低電圧フォトダイオードを持つCMOSイメージセン
サーを提供する。 【解決手段】本発明はイメージセンサー及びその製造方
法に関し、例えば5V以下の低い電源電圧で完全空乏可能
電圧を得ることができる低電圧フォトダイオード(Photo
Diode)を持つCMOSイメージセンサーを提供しようと
し、また現在成熟しているサブミクロン級CMOS工程を利
用して上記低電圧フォトダイオードとMOSFETで構成され
たCMOSイメージセンサーの単位画素を製造する方法を提
供しようとするものである。合わせて、本発明は上記低
電圧フォトダイオードで生成された光電荷をフローティ
ング拡散領域に伝送する効率、すなわち電荷伝達効率を
極大化するためのCMOSイメージセンサーの単位画素及び
その製造方法を提供しようとする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はイメージセンサー及
びその製造方法に関し、特にサブミクロン(submicron)C
MOS(complementary metal oxide semiconductor)技
術を使用して集積化したCMOSイメージセンサーの単位画
素構造及びその製造方法に関するものである。
【０００２】
【従来の技術】CMOSイメージセンサーはアナログまたは
デジタルTVやビデオ(Video)などを主軸とした既存のイ
メージセンサー市場での成長だけでなくコンピュータ(C
omputer)産業と通信産業などの発達にともなうデジタル
・エレクトリック・スチル・カメラ(Digital Electric
Still Camera)、PCカメラ、デジタルカムコーダ(Cam
coder)、PCS(personal Communication System)市場の
成長に比例して需要の増大が期待され、またビデオゲー
ム(Video Game)機器、警備用カメラ(SecurityCamer
a)、医療用マイクロカメラ(Micro Camera)、HDTVなど
の分野でも需要増加が予想されている。
【０００３】図１は通常のCCD(charge coupled devic
e)イメージセンサーの構成を表すブロック図で、図１に
示した通り通常のCCDイメージセンサー(100)は外部の被
写体イメージを撮像した光を吸収して光電荷を集めて蓄
積する光電変換及び電荷蓄積部(10)と、光電変換及び電
荷蓄積部(10)で発生された電荷を運送するための電荷運
送部(20)、及び上記電荷運送部(20)から運送された光電
荷を電気的信号を出力する信号変換部(30)で構成され
る。
【０００４】上記光電変換及び電荷蓄積部(10)は主にフ
ォトダイオード(photo diode)を使用し、フォトダイオ
ードはP-N接合(junction)を利用してポテンシャルウェ
ル(potential well)を形成させて光により発生された
電荷をこのポテンシャルウェルに蓄積しておく素子であ
る。光電変換及び電荷蓄積部(10)で発生された電荷はフ
ォトダイオードのポテンシャルウェルに囲まれ、このポ
テンシャルウェルを動くことで必要な所に電荷を運送で
きる。
【０００５】電荷運送部(20)はこのような電荷運送を担
当する。信号変換部(30)は運送された電荷から電圧を発
生させる。一方、信号検出が終われば、次の順番を待つ
電荷のために現在ポテンシャルウェルの電荷は排出する
必要がある。これのために信号変換部のポテンシャルウ
ェルの障壁(barrier)を除去して電荷を排出する。これ
をリセット(reset)という。
【０００６】以上で説明した通り、通常のCCDイメージ
センサーはCMOSイメージセンサーとは異なりトランジス
ター(Transistor)によるスイチング(Switching)方式で
なく電荷結合(Charge Coupling)によって信号を検出す
る。そして、画素に該当しかつ光感知役割をするフォト
ダイオード(Photo Diode)は光電流を直ちに抽出しなく
て一定時間のあいだ累積させた後に抽出するので信号電
圧を累積時間ぐらい育てることができて光感度(Sensiti
vity)が良く、ノイズ(Noise)を減らすことができる長所
がある反面、光電荷をずっと運送しなければならないの
で駆動方式が複雑で、かつ約8〜10Vの高電圧及び約1W以
上の高電力消耗が要求される。また、CCD技術はサブミ
クロン(Submicron)級のCMOS工程で使われるマスク数(約
20個)に比べてはるかに多い数(約30〜40個)のマスクを
必要として工程が複雑で単価が高くならざるをえない。
さらにCMOS工程で進行されるシグナルプロセシング回路
をCCDイメージセンサーチップ内に具現できなくて1チッ
プ化が困難で製品の小型化が難しく、その機能の多様性
が落ちる短所がある。
【０００７】したがって、CMOS製造技術とCCD技術を組
合してトランジスター(Transistor)によるスイチング(S
witching)方式で信号を検出するAPS(active pixel se
nsor)がたくさん提案されている。この中で代表的な技
術に対して言及する。
【０００８】図２は米国特許No.5,471,515でFossumなど
が提案したAPS(active pixel sensor)の単位画素回路
図を表す。図２のAPSは光電荷(Photogenerated Charg
e)を集めるための素子としてモスキャパシター(MOS Ca
pacitor)構造のフォトゲート(21)を使用している。そし
て、図２のAPSはフォトゲート(21)で生成された電荷を
フローティング拡散(floating diffusion)(22)に伝達
するためにトランスファーゲート(23)を具備し、またリ
セットゲート(24)及びドレーン拡散(25)を具備して、ソ
ースフォロワー(Source Follower)役割をするドライブ
・トランジスター(26)と画素アレイのロー(row)を選択
するためのセレクト・トランジスター(27)及びロード(l
oad)トランジスター(28)を具備する。
【０００９】しかし、図２に示したAPSで光感知領域の
モスキャパシターは厚いポリシリコン(Polysilicon)で
成るので、赤色光より短い短波長の青色光(Blue Ligh
t)が透過するのは難しいために低い照度(illumination)
で相対的に良好なカラーイメージ具現がこまる。
【００１０】図３は米国特許No.5,625,210でLeeなどが
提案したAPS(active pixel sensor)の断面図で、ここ
ではよく知らされたピンドフォトダイオード(Pinned p
hotodiode)と共に集積化されたAPS(active pixel sen
sor)を開示している。
【００１１】図３のAPSは光電荷を集めるためにピンド
フォトダイオード(PPD)を使用していて、ピンドフォト
ダイオード(PPD)により生成された光電荷を出力ノード
のフローティングN+接合(37)に運送するためにチャンネ
ル領域に低濃度ドーピング領域のN-領域(36)を持つトラ
ンスファーゲート(Tx)(35a)を使用している。また、上
記N+接合(37)を自身の一側接合として持って電源電圧VD
Dが接続されたN+接合(38)を他側接合として持つリセッ
トゲート(35b)を具備している。ピンドフォトダイオー
ド(PPD)はP型基板(31)上に成長されたP-エピ(epi)層(3
2)にイオン注入を実施してN+領域(33)とP+領域(34)を形
成することにより製造される。未説明の図面符号39はフ
ィールド酸化膜を表して35a、35b、35cは各々トランジ
スターのゲートを表す。
【００１２】一方、米国特許No.5,625,210でLeeなどは
上記ピンドフォトダイオード(PPD)を製造するための工
程として、図４に示した通り単一マスク(例えばフォト
レジストパターン)(41)を使用してN+及びP+イオン注入
を順序的に実施する方法を開示している。すなわち、単
一マスクを使用して２回のイオン注入ピンドフォトダイ
オード(PPD)を形成できると主張している。
【００１３】しかし、先に言及した通り、単一マスク層
を使用してN+及びP+イオン注入を連続実施してピンドフ
ォトダイオードを製造する場合、N+領域(33)はフィール
ド酸化膜(39)のエッジと十分に離隔されることができな
くてフィールド酸化膜(39)のエッジでP+領域(34)とP-エ
ピ層(32)が互いに電気的に十分に連結されない。したが
って、P+領域(34)とP-エピ層(32)が3.3Vのような電源電
圧で等電位を持つことが難しくなり、これによりN+領域
(33)は完全に空乏(Fully Depletion)されることができ
なく安定したピニング(Pinning)電圧を得ることはあり
えない。
【００１４】その他に米国特許No.5,567,632でNakashib
aとUchiyaは単一マスク(Single Masking)と傾斜イオン
注入法(Angled Implantation)を利用したピンド(Pinne
d)(またはBuried)フォトダイオード製造方法を提案して
いるが、この方法は量産体制でイオン注入角度をモニタ
ーリングすることと調節することに非常にこまる。すな
わち、フォトダイオードのN+領域及びP+領域のアライメ
ントの程度を安定的に調節するのは難しい。また、傾斜
イオン注入による低電圧フォトダイオードの形成は低温
熱工程に適用される一般的なサブミクロンCMOS工程で安
定的に具現するのが難しい。
【００１５】
【発明が解決しようとする課題】本発明の目的は例えば
5V以下の低い電源電圧で完全空乏可能電圧を得ることが
できる低電圧フォトダイオード(low voltage Photo
Diode)を持つCMOSイメージセンサーを提供することにあ
る。
【００１６】本発明の他の目的はサブミクロン(Submicr
on)級CMOS工程を利用して上記低電圧フォトダイオード
とMOSFETらで単位画素(Unit Pixel)を構成したCMOSイ
メージセンサー及びその製造方法を提供することにあ
る。
【００１７】本発明のもう一つの目的は光感知部で生成
された光電荷をフローティング拡散領域に伝送する効
率、すなわち電荷伝達効率(charge transfer efficie
ncy)を極大化するためのCMOSイメージセンサー及びその
製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的を達成するため
の本発明の低電圧フォトダイオードは、フィールド領域
と活性領域を持つ第1導電型半導体層と、上記半導体層
内に形成されて自身のエッジの一部が上記フィールド領
域のエッジから離隔された第2導電型の第1ドーピング領
域と、上記第1ドーピング領域の上部と上記半導体層表
面の下部に形成されて上記第1ドーピング領域よりもう
大きい幅を持つことにより自身の一部領域が上記半導体
層上に形成された第1導電型の第2ドーピング領域とを含
んで、駆動時上記半導体層と上記第2ドーピング領域と
が互いに等電位を持つことを特徴とする。ここで、上記
半導体層の下部に上記半導体層のドーパントより高い濃
度のドーパントを持つ第1導電型の半導体基板をさらに
含んで、上記半導体層は上記半導体基板にエピタキシャ
ル成長された層であることを特徴とする。
【００１９】また、本発明の低電圧フォトダイオード製
造方法は、第1導電型の半導体層を準備する段階と、上
記半導体層に活性領域とフィールド領域を定義する段階
と、活性領域の上記半導体層の一部領域と上記フィール
ド領域を覆う第1イオン注入マスクを使用したイオン注
入により上記半導体層内に第2導電型の第1ドーピング領
域を形成する段階と、上記一部領域を含む上記半導体層
を露出させた第2イオン注入マスクを使用したイオン注
入により上記第1ドーピング領域の上部と上記半導体層
表面の下部に第1導電型の第2ドーピング領域を形成する
段階とを含んでなる。ここで、上記低電圧フォトダイオ
ードはサブミクロンCMOS製造工程の温度サイクル下で形
成される。
【００２０】また、本発明のCMOSイメージセンサーの製
造方法において、第1導電型の半導体基板を準備する段
階と、フィールド領域と活性領域を定義するために上記
半導体層上に素子分離膜を形成する段階と、上記素子分
離膜から上記フォトダイオードが形成される光感知領域
をおき離れた上記半導体層上に第1ゲートをパタニーン
グする段階と、上記光感知領域の上記半導体層が露出さ
れるものの、上記光感知領域の上記半導体層の一部分を
覆うように上記第1イオン注入マスクを形成する段階
と、第2導電型不純物をイオン注入して上記半導体層の
内部に第1ドーピング領域を形成する段階と、上記第1イ
オン注入マスクを除去する段階と、上記光感知領域の上
記半導体層の一部分を含む上記半導体層が露出されるよ
うに第2イオン注入マスクを形成する段階と、第1導電型
不純物をイオン注入して上記第1ドーピング領域の上部
と上記半導体層の下部に第2ドーピング領域を形成する
段階とを含んで、上記第2ドーピング領域が上記半導体
層と上記素子分離膜のエッジ部位で互いにコンタクトさ
れたことを特徴とする。ここで、上記イオン注入される
各ドーパントが上記第1ゲートの下部の上記半導体層に
注入されない程度の厚さを持つように上記第1ゲートを
形成し、上記第1イオン注入マスクが上記第1ゲートのエ
ッジを露出させるようにして上記第1ゲートのエッジに
上記第1ドーピング領域を自己整列させ、上記第2イオン
注入マスクが上記第1ゲートのエッジを露出させるよう
にして上記第1ゲートのエッジに上記第2ドーピング領域
を自己整列させる。
【００２１】また、本発明のCMOSイメージセンサは、第
1導電型の半導体層と、上記半導体層に局部的に形成さ
れた第1導電型ウェル領域と、上記半導体層の内部に形
成されて外部からの光を感知して光電荷を生成するため
の低電圧フォトダイオードと、上記半導体層に形成され
て上記低電圧フォトダイオードから生成された電荷を伝
達受けて保存するフローティング接合と、上記フローテ
ィング接合から電気的信号を検出するために上記第1導
電型のウェルに形成されて陽のしきい電圧を持つ少なく
とも一つ以上のトランジスターと、上記低電圧フォトダ
イオードから生成された電荷を上記フローティング接合
へスイチング伝達するために上記半導体層上に形成され
て陰のしきい電圧を持つトランスファートランジスター
とを含んでなる。
【００２２】また、本発明のCMOSイメージセンサーの単
位画素は、第1導電型の半導体層と、上記半導体層内の
一部領域に形成された第1導電型のウェル領域と、上記
ウェル領域以外の上記半導体層内に形成されて外部から
の光を感知して光電荷を生成するための低電圧フォトダ
イオードと、上記ウェル領域以外の上記半導体層表面の
下部に形成されて上記低電圧フォトダイオードから生成
された光電荷を伝達受けて保存する第2導電型のフロー
ティング接合と、第1制御信号に応答して上記低電圧フ
ォトダイオードから上記フローティング接合へ光電荷を
伝達する第1空乏型トランジスターと、第2制御信号に応
答して上記フローティング接合をリセットさせるための
第2空乏型トランジスターと、上記ウェル領域に形成さ
れたソース/ドレーン接合と、上記フローティング接合
に電気的に接続されたゲートを持つ第1増加型トランジ
スターと、上記ウェル領域に形成されたソース/ドレー
ン接合を持って、アドレシングのための第3制御信号を
自身のゲートで印加受ける第2増加型トランジスターと
を含んでなり、上記第2空乏型トランジスターと上記第1
増加型トランジスターは共通接合を持って、上記共通接
合は上記半導体層と上記ウェル領域の境界に位置するこ
とを特徴とする。
【００２３】また本発明のCMOSイメージセンサー製造方
法は、第1導電型の半導体層を準備する第1段階と、上記
半導体層の一部領域に第1導電型のウェル領域を形成す
る第2段階と、上記ウェル領域に形成されるトランジス
ターの特性の調節のために上記ウェル領域にイオン注入
を実施する第3段階と、上記ウェル領域上に少なくとも
一つの出力トランジスター用ゲートを形成して上記ウェ
ル領域以外の上記半導体層上に第1ゲート及び第2ゲート
を各々形成する第4段階と、上記第1ゲートと隣接した上
記ウェル領域以外の上記半導体層の内部に低電圧フォト
ダイオードを形成する第5段階と、上記ウェル領域の上
部がオープンされた第1マスクを形成して上記トランジ
スターの低濃度ソース/ドレーン領域を形成するために
低濃度の第2導電型不純物をイオン注入する第6段階と、
上記第1マスクを除去し、上記トランジスター用ゲー
ト、上記第1ゲート及び上記第2ゲートの各側壁にスペー
サ絶縁膜を形成する第7段階と、上記低電圧フォトダイ
オードを覆う第2マスクを形成して高濃度の第2導電型不
純物をイオン注入し、上記トランジスターの高濃度ソー
ス/ドレーンを形成して上記第1ゲートと上記第2ゲート
間の上記半導体層の表面下部にフローティング接合を形
成して上記第2ゲートに隣接した上記半導体層表面の下
部にドレーン接合を各々形成する第8段階とを含んでな
る。ここで、上記第3段階は、上記ウェル領域の上部が
オープンされた第3マスクを形成する段階と、上記ウェ
ル領域にしきい電圧の調節のためのイオン注入を実施す
る段階と、上記ウェル領域にパンチスルーの調節のため
のイオン注入を実施する段階と、上記第3マスクを除去
する段階とを含む。
【００２４】
【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を持つ者が本発明の技術的思想を容易に実施
できる程度に詳細に説明するために、本発明の最も望ま
しい実施形態を説明するようにする。
【００２５】図５は低電圧フォトダイオード(Low Volt
age Photo Diode、LVPD)を使用した本発明の一実施形
態にともなうCMOSイメージセンサーの単位画素(Unit P
ixel)回路図である。
【００２６】図５に示した通り、単位画素内には1個の
低電圧フォトダイオード(LVPD)(510)と4個のNMOSトラン
ジスター(520,530,540,550)で構成されている。4個のNM
OSトランジスターは低電圧フォトダイオード(510)で集
められた光電荷をフローティングノード(560)に運送す
るためのトランスファートランジスター(520)と、望み
の値でノードの電位をセッティングして電荷を排出して
フローティングノード(560)をリセットさせるためのリ
セットトランジスター(530)と、ソースフォローアバッ
ファー増幅器(Source Follower Buffer Amplifier)
役割をするドライブ・トランジスター(540)、及びスイ
チング(Switching)役割でアドレシング(Addressing)を
できるようにするセレクトトランジスター(550)で構成
される。未説明の図面符号570はロード(load)トランジ
スターを表す。
【００２７】本発明は成熟しているサブミクロンCMOS製
造工程により上記図５に示したような低電圧フォトダイ
オード(LVPD)とMOSFETらでなされたCMOSイメージセンサ
ーを具現する。
【００２８】また、4個のトランジスター中でトランス
ファートランジスター(520)とリセットトランジスター
(530)は電荷運送効率を改善し、出力信号で電荷損失及
び電圧ドロップを減少させるために空乏モード(depleti
on mode)または低いしきい電圧を持つNMOSトランジス
ターとして形成される。特に、以後にも詳細に説明され
るが本発明ではP-ウェルなしP-エピ層にトランジスター
を形成することによりこれに適合したトランスファート
ランジスター(520)とリセットトランジスター(530)とし
てのNMOSトランジスターを形成した。このようなネイテ
ィブ(Native)NMOSトランジスターは弱く(slightly)陰の
しきい電圧を持つ。
【００２９】図６はサブミクロンCMOS製造工程により形
成されたCMOSイメージセンサーの単位画素の断面図を表
す。
【００３０】本実施形態にともなうCMOSイメージセンサ
ーは光感度(Sensitivity)を改善し、光電荷(photogener
ated charge)の"miscollection"を減少させることに光
電荷の伝達機能の変化(modulation transfer functio
n)を改善するために、サブミクロンCMOSエピ(Epi)工程
が適用される。すなわち、高濃度のP+基板(601)に低濃
度のPエピ層(602)が形成されたウエハーを使用する。具
体的に、Pエピウエハーを使用する理由は次の通りであ
る。第一に、低濃度のPエピ層が存在するので大きくて
深く低電圧フォトダイオードでの空乏領域(Depletion
region)を増加させることができて光電荷を集めるため
の低電圧フォトダイオードの能力(ability)を増加させ
ることができるため光感度を改善できる。
【００３１】本発明ではこのような長所を十分に持つこ
とができるようにPエピ層(602)の厚さを2〜5μmで形成
し、ウェルの深さなどをその他の他の要素を勘案すれば
2〜5μmが望ましい。第二に、Pエピ層(602)の下部に高
濃度のP+基板(601)をもつようになれば、隣接の単位画
素(pixel)に電荷が拡散される前にこの電荷が速く再結
合(Recombination)されるため光電荷の不規則拡散(Rand
om Diffusion)を減少させて光電荷の伝達機能の変化を
減少させることができる。このような長所を具現するた
めには望ましく上記P+基板(601)が約0.01Ωcmの比抵抗
を持って上記Pエピ層(602)は約10〜25Ωcmの比抵抗を持
つように、すなわちP+基板(601)がPエピ層(602)の比抵
抗より少なくとも万倍の高濃度を持つようにP+基板(60
1)及びPエピ層(602)のドーパント濃度を調節するべきで
ある。
【００３２】Pエピ層(602)内には図６に図示した通り、
深い低濃度Nドーピング領域(DeepN-)(603)、及び浅いP
ドーピング領域(Po)(604)が積層されて低電圧フォトダ
イオード(LVPD)を形成する。P0/N-/P-エピ構造のフォト
ダイオード構造はソース/ドレーンPN接合(Junction)構
造やモスキャパシター構造に比べて次のような長所があ
る。第一、光感知領域(Light Sensing Region)がポリ
シリコンで覆われていなくて入射された光子(Photon)を
電子(Electron)に変える能力(これをQuantumEfficiency
という)が優秀で、特に短波長の青色光に対する光感度
が優秀である。第二に、N-/P-エピ構造により光感知領
域での空乏領域を増加させることができて長波長の赤色
光または赤外線に対する光感度も優秀な特性を持つ。な
お、低電圧フォトダイオード構造を使用すれば光感知領
域に集まった光電荷(Photo generated Charge)をフロ
ーティングノード(Floating Node)に完全に運送できて
電荷運送効率(Charge Transfer Efficiency)を顕著に
増加させることができて残像現象(ImageLag)を減らすこ
とができ、シリコンとシリコン酸化膜の界面での電位を
調節することにより願わないダーク電流(Dark Curren
t)を減少させることができる。第三に、空乏層の深さを
増加させることができて多い量の光電荷を内包できる。
【００３３】以上のようなフォトダイオードの長所を具
現するためには一般的なサブミクロンCMOSの電源電圧で
ある5Vまたは3.3Vまたは2.5V内で完全空乏(Fully Depl
etion)状態になるべきである。しかし、一般的にCCD工
程では光電荷を運送する駆動電圧として8V以上の高電圧
を使用するので低電圧フォトダイオードの完全空乏可能
電圧も相対的に高い5V以上である。なぜなら一般的なCC
D工程では低電圧フォトダイオードの形成のためのイオ
ン注入後に進行される高温工程のため5V以下の低電圧で
低電圧フォトダイオードの完全空乏状態(Fully Deplet
ion)を具現できないためである。また、CCD工程で使わ
れる傾斜イオン注入による低電圧フォトダイオードの形
成は低温熱工程に適用される一般的なサブミクロンCMOS
工程では安定的に具現するのは難しい。
【００３４】電源電圧が3.3Vでデザインルールが0.5μm
であるCMOS工程を例えば低電圧フォトダイオードの完全
空乏可能電圧が約1.2V〜2.8V範囲になければならない。
万一、この電圧があまり高ければ低電圧フォトダイオー
ド内で生成された光電荷を駆動電圧3.3Vでフローティン
グノードに完全に運送するのが難しく、あまり低ければ
低電圧フォトダイオードの静電容量(Charge Capacity)
があまり小さくてQE(Quantum Efficiency)が低下され
る。
【００３５】本発明ではこのような問題を追加の熱工程
なし一般的なサブマイクロンCMOS工程で適用される熱工
程をそのまま使用しながら但し2個のマスクと2個のイオ
ン注入(傾斜イオン注入でない)だけを追加して完全空乏
可能電圧が約1.2V〜2.8V(電源電圧が3.3Vで)または約1.
2V〜4.5V(電源電圧が5Vで)内で形成されることができる
ように低電圧フォトダイオードを製造することである。
この部分に対する具体的な説明は以後の製造工程の説明
と共に記述される。このような工程によって本発明の低
電圧フォトダイオードは、図６に図示された通り、フィ
ールド酸化膜(607)のエッジと隣接したN-ドーピング領
域(603)の一側エッジがフィールド酸化膜(607)のエッジ
で確実に離隔されてPoドーピング領域(604)とPエピ層(6
02)が互いに電気的に十分に連結されることができる通
路が提供されることによって、5V以下の低電圧でPoドー
ピング領域(604)とPエピ層(602)は互いに等電位になっ
てN-ドーピング領域(603)は約1.2V〜4.5Vで完全空乏が
可能である。また、1.2V〜4.5Vで完全空乏が可能になる
ようにN-ドーピング領域(603)とP0ドーピング領域(604)
のイオン注入エネルギー及びドズ(dose)を制御すること
が非常に重要なのに、実験結果P-エピ層は約E14ions/cm
3のドーパント濃度を持って、N-ドーピング領域は約E17
ions/cm3のドーパント濃度を持ち、P0ドーピング領域は
約E18ions/cm3のドーパント濃度を持つように実施構成
した時が最も望ましかった。
【００３６】本発明で、4個のトランジスター中でトラ
ンスファートランジスター(Tx)とリセットトランジスタ
ー(Rx)は出力電圧の動的範囲(dynamic range)とフロー
ティングノードの完全なリセットのために低いしきい電
圧または空乏モードトランジスターとして製作される。
ドライブトランジスター(Dx)及びセレクトトランジスタ
ー(Sx)は通常の増加型(enhancement mode)NMOSトラン
ジスターで形成されるのに、このためにドライブトラン
ジスター(Dx)及びセレクトトランジスター(Sx)が形成さ
れる活性領域はPウェル(605)が形成されなければならな
い。
【００３７】一方、既存のサブミクロンCMOS工程で許容
されるウェルの設計規則を適用すれば以後の熱工程によ
るウェル内のドーパントらが側面拡散されて低電圧フォ
トダイオードとトランスファー及びリセットトランジス
ターの電気的特性が低下される。したがって、Pウェル
(605)は低電圧フォトダイオードとトランスファー及び
リセットトランジスターの電気的特性を低下させない程
度の面積に形成されるのに、図面に図示された通り、本
実施形態ではPウェル(605)の一側エッジがネイティブト
ランジスターのリセットトランジスター(Rx)のドレーン
接合(606)の一部だけを含むように形成されてPウェル(6
05)の他側エッジが単位画素間の分離のためのフィール
ド酸化膜(607)に重なる。以後の説明ではこのようなウ
ェルの形成技術を"ミニ(Mini)Pウェル工程"と命名す
る。合せて、Pウェル(602)内に形成されるドライブトラ
ンジスター(Dx)とセレクトトランジスター(Sx)の接合(j
unction)はLDD(lightly doped drain)構造の接合で形
成され、トランスファー・トランジスター(Tx)とリセッ
ト・トランジスター(Rx)はLDD(lightly doped drain)
構造を使用しない。これはリセット電圧からフローティ
ングノードの分離を改善し、フローティングノードに関
連のあらゆるキャパシタンスを減少させることによりピ
クセルの光感度を増加させ、オーバーラップ・キャパシ
タンスを減少させることによりリセット及びトランスフ
ァートランジスターのゲートに印加される信号のリセッ
ト及びトランスファークロック信号間のカップリング量
を減少させるためである。
【００３８】以上で説明したような、本発明の単位画素
から出力が発生される動作原理を注意深くみれば次の通
りである。
【００３９】(a)トランスファー・トランジスター(T
x)、リセット・トランジスター(Rx)及びセレクト・トラ
ンジスター(Sx)をオフさせる。この時、低電圧フォトダ
イオードは完全に空乏(Fully Depletion)される。
【００４０】(b)光子(photons)がシリコン基板に吸収さ
れて光電荷が生成される。
【００４１】(c)低電圧フォトダイオードにより光電荷
を集める。
【００４２】(d)光電荷が集まる適正インテグレーショ
ン(Integration)時間後にリセットトランジスター(Rx)
をターンオンさせフローティングノード(Floating Nod
e)をリセット(Reset)させる。
【００４３】(e)セレクト・トランジスターをターンオ
ンさせて読み出し(readout)のための単位画素を選択す
る。
【００４４】(f)ソースフォロワーバッファー(Source
Follower Buffer)の出力電圧(V1)を測定する。この値
は但しフローティングノード(Floating Node)の直流電
位変化(CD level shift)を意味する。
【００４５】(g)トランスファー・トランジスター(Tx)
をターンオンさせる。
【００４６】(h)集められたあらゆる光電荷(Photogener
ated Charge)はフローティングノード(Floating Sens
ing Node)に運送される。
【００４７】(i)トランスファー・トランジスター(Tx)
をターンオフさせる。
【００４８】(j)ソースフォロワーバッファー(Source
Follower Buffer)の出力電圧(V2)を測定する。
【００４９】出力信号(V1-V2)はV1とV2間の差から得ら
れた光電荷運送の結果であり、これはノイズ(Noise)が
排除された純粋シグナル値になる。このような方法をCD
S(Correlated Double Sampling)という。
【００５０】(k)上記(a)ないし(j）の過程を反復して実
行する。ただ、低電圧フォトダイオードは(h)過程で完
全な空乏状態(Fully Depletion)になっている。
【００５１】図７ないし図１７は本発明の一実施形態に
係るCMOSイメージセンサーの単位画素の製造工程図で、
工程の詳細説明とともに未だ説明されない本発明の特徴
または既に説明された本発明の特徴らがより一層詳細に
説明されるはずである。
【００５２】図７はP+基板(701)にPエピ層(702)が形成
されたP型エピウエハーにドライブ・トランジスター(D
x)とセレクト・トランジスター(Sx)が形成されるPウェ
ルを形成するために、フォトレジストパターンのPウェ
ルイオン注入マスク(703)を形成してPウェルイオン注入
(704)を実施している状態を表す。
【００５３】ここで、既に説明した通り、単位画素内に
はこのような2個の一般的なサブミクロンNMOSトランジ
スター(すなわち、ドライブ・トランジスターとセレク
ト・トランジスター)以外にもP型エピ層上に形成されな
ければならない1個の低電圧フォトダイオードと2個のネ
イティブNMOSトランジスター(すなわち、トランスファ
ー・トランジスターとリセット・トランジスター)が存
在するので一般的なサブミクロンCMOS工程のスタンダー
ド(standard)P-ウェル工程を適用することができない。
なぜなら、一般的なサブミクロンCMOS工程で規格化され
ているウェル構造によれば、少ないピクセル構造でウェ
ル形成ドーパントらが側面拡散(LateralDiffusion)され
るために低電圧フォトダイオードとネイティブNMOSトラ
ンジスター等の電気的な特性が劣化されるためである。
【００５４】したがって、本発明では低電圧フォトダイ
オードとネイティブNMOSトランジスター等の電気的な特
性が劣化されない程度の面積にPウェルイオン注入(704)
を実施する。すなわち、"ミニP-ウェル工程"を実施す
る。
【００５５】次いで、図８に図示された通り、Pウェル
イオン注入マスク(703)を除去した後、熱工程による側
面拡散(Lateral Diffusion)を通じてドライブ・トラン
ジスターとセレクト・トランジスターを内包できるよう
にPウェル(705)を形成させる。
【００５６】図９はフィールド領域と活性領域(Active
Region)を定義するための素子分離のためにフィールド
酸化膜(707)を形成した状態の断面図として、本実施形
態ではパッド酸化膜/バッファーポリシリコン膜/窒化膜
が積層されたマスクパターン(706)を使用したPBL(Poly
Buffered LOCOS)工程によりフィールド酸化膜(707)
を形成するのを示してあるが、通常のLOCOS工程または
トレンチアイソルレーション工程等のそのいかなる方法
でも素子分離が可能だということを当業者ならば十分に
理解することができることである。
【００５７】次いで、図１０は素子分離マスクパターン
(706)を除去した後、Pウェル(705)領域の上部がオープ
ンされたマスクパターン(707)を形成し、Pウェル(705)
内にトランジスターのしきい電圧(Threshold Voltage)
を調節するNチャンネルしきい電圧調節(Vt adjust)と
パンチスルー(punch through)特性の調節のための一連
のイオン注入(708)を図示したことで、このようなイオ
ン注入工程を進行して単位画素内の構成要素中でドライ
ブ・トランジスターとセレクト・トランジスターは一般
的なサブミクロンNMOSトランジスター特性を得ることが
できる。一方、Pエピ層(702)に形成されなければならな
い1個の低電圧フォトダイオードと2個のネイティブNMOS
トランジスターが形成される領域にはこのようなイオン
注入工程が進行されない。
【００５８】図１１は単位画素内の4個のNMOSトランジ
スターのゲート電極を形成するためにポリシリコン膜(7
09)とタングステン・シリサイド膜(710)を連続的に塗布
してマスク及び蝕刻工程を通じてゲート電極(711)を形
成した状態である。
【００５９】一方、以後形成されるトランスファー・ト
ランジスターの一側面に近接して形成される低電圧フォ
トダイオードのドーピング・プロファイル(Doping pro
file)が電荷運送効率(Charge Transfer Efficiency)
を決定するようになるので、ゲート電極の厚さを十分に
厚くして低電圧フォトダイオードのP0ドーピング領域と
N-ドーピング領域を各々形成するためのP0イオン注入と
N-イオン注入をトランスファートランジスターのゲート
の一側面(712)で自分整列(Self Alignment)できるよう
にするのに、万一ゲート電極の厚さを十分に厚くしなけ
れば高エネルギーN型イオン注入時ドーパントのリン(P3
1）がトランスファートランジスターのゲートをあけて
入って高エネルギーN型イオン注入と低エネルギーP型イ
オン注入をトランスファー・トランジスターの一側面で
自己整列できないことになり電荷運送効率(Charge Tra
nsfer Efficiency)を落とすようになる。
【００６０】通例的に、サブマイクロンCMOS工程でポリ
シリコン膜とシリサイド膜の厚さを各々1500Å程度以下
に形成してゲート電極の厚さを約3000Å以下の厚さで形
成しているが、本発明では以後の工程で進行されるN-イ
オン注入とP0イオン注入をトランスファー・トランジス
ターのゲートの一側面(712)で自己整列されるようにす
るためにポリシリコン膜とシリサイド膜の厚さを各々20
00Å及び1500Å程度形成してゲート電極の厚さを約3500
Åの厚さで十分に厚く形成する。
【００６１】図１２は低電圧フォトダイオードの低濃度
N-ドーピング領域を形成するためのイオン注入マスクパ
ターン(713)を形成して高エネルギー及び低濃度のN-イ
オン注入(714)を実施する状態を表すことで、この時N-
イオン注入マスクパターン(713)の平面図が図１８に図
示されているところ、N-イオン注入マスクパターン(71
3)はそのエッジが低電圧フォトダイオードが形成される
活性領域とフィールド領域(フィールド酸化膜が形成さ
れた領域)間の境界面(図面の点線部分)に実質的に整列
されるものの活性領域の一部(800)を覆うパターン形状
を持つ。すなわち、低電圧フォトダイオードが形成され
る活性領域のエッジの一部(800)はN型不純物がイオン注
入されなくてN-ドーピング領域が形成されない。図１８
のA-A'に沿って示す断面で図１２でマスクパターン(71
3)が図示されている。
【００６２】図１３は上記マスクパターン(713)を除去
してまたP0イオン注入のためのマスクパターン(717)を
形成してP0イオン注入(718)を実施する状態の断面図と
して、図１９に図示された通り、P0イオン注入マスク(7
17)は低電圧フォトダイオードが形成される活性領域を
皆オープンさせるようにフィールド領域と活性領域のエ
ッジに実質的に整列される。結局、P0イオン注入マスク
パターン(717)はN-イオン注入マスクパターン(713)より
活性領域をより広くオープンさせる。
【００６３】したがって、図１４に図示された通り、フ
ィールド酸化膜(707)のエッジとそれと隣接したN-ドー
ピング領域(721)のエッジは互いに確実に離隔され、こ
れにより低電圧フォトダイオードは動作時Poドーピング
領域(721)とPエピ層(722)が電気的に十分に連結するこ
とができる通路が提供されていることによって、5V以下
の低電圧でPoドーピング領域(721)とPエピ層(702)は互
いに等電位になることでN-ドーピング領域(721)は約1.2
V〜4.5Vで完全空乏が可能である。仮りに、低エネルギ
ーP0ドーピング領域がPエピ層と電気的に連結されなけ
れば、低電圧フォトダイオードは正常に動作しなくて単
純なPN接合と共に動作するはずである。
【００６４】引続き、図１４に図示された通り、P0イオ
ン注入用マスクパターン(717)を除去し、ドライブ・ト
ランジスター及びセレクト・トランジスターのN型LDDイ
オン注入のためのマスクパターン(723)を形成し、N型LD
Dイオン注入(724)を実施する。このマスクパターン(72
3)はPウェル(705)領域の上部がオープンされる。これに
より単位画素内の構成要素中でドライブ・トランジスタ
ーとセレクト・トランジスターは一般的なサブミクロン
NMOSトランジスターの特性を得ることができる。一方、
Pエピ層に形成されなければならない低電圧フォトダイ
オードと2個のネイティブNMOSトランジスターが形成さ
れる領域にはこのようなN型LDDイオン注入(724)が進行
されない。
【００６５】次いで、図１５に図示された通り、マスク
パターン(723)を除去し、単位画素内の4個のNMOSトラン
ジスターのソース/ドレーン形成のために高温の低圧化
学気相蒸着法(Low Pressure Chemical Vapour Depo
sition)で酸化膜を塗布して乾式全面蝕刻(Etch back)
を通じて酸化膜スペーサ(Spacer)(726)を形成した後、
高濃度のN型ドーパントイオン注入のためのマスクパタ
ーン(727)をまた形成した後、N+イオン注入(728)を実施
する。N+イオン注入(728)用マスクパターン(727）は低
電圧フォトダイオード領域を覆うようにトランスファー
・トランジスターのゲート中央にその一側エッジが整列
される。
【００６６】図１６はマスクパターン(727)を除去し、
いままでの工程により完了したCMOSイメージセンサーの
単位画素構造を表すことで、一般的なサブマイクロンNM
OSトランジスターとしてドライブ・トランジスター(Dx)
とセレクト・トランジスター(Sx)が形成され、ネイティ
ブNMOSトランジスターとしてトランスファー・トランジ
スター(Tx)とリセット・トランジスター(Rx)が形成され
る。ネイティブNMOSトランジスターは空乏モードとして
陰のしきい電圧(Negative Threshold Voltage)を持
つ。
【００６７】このようなネイティブ空乏モードトランジ
スターの特性は本発明のトランスファー・トランジスタ
ー(Tx)で有用に利用される。すなわち、このような特性
がなければ低電圧フォトダイオードの静電容量(Charge
Capacity)を超過する量ほどの光電荷が流れてあふれて
隣接するピクセルに集まるようになる。その結果、強い
光源からピクセルら間にクロストーク(Pixel to Pixe
l Cross Talk)が発生され、画面上に光源周囲にブル
ーミング(Blooming)現像が示す。トランスファー・トラ
ンジスター(Tx)をネイティブ空乏モードトランジスター
で構成すれば前述したような問題点を防止できる。
【００６８】一方、低電圧フォトダイオードのN-ドーピ
ング領域とP0ドーピング領域は高温の低圧化学気相蒸着
法(LPCVD)を通したスペーサ酸化膜の形成工程でトラン
スファー・トランジスター(Tx)の一側面及びフィールド
酸化膜と活性領域の境界面での自己整列(Self Alignme
nt)が完成される。低電圧フォトダイオードからフロー
ティングノードのN+接合(729)への電荷運送特性はN-ド
ーピング領域(721)がトランスファー・トランジスター
(Tx)の一側面の下部のP0ドーピング領域(722)をあまり
少なく侵犯すればトランスファー・トランジスター(Tx)
の一側面の部位で電位障壁(Potential Barrier)を形成
して電荷運送効率(Charge Transfer Efficiency)を低
下させるので高温の低圧化学気相蒸着法(LPCVD)を通し
たスペーサ酸化膜形成工程でトランスファー・トランジ
スター(Tx)の一側面で側面ドーピングプロファイルを適
切に調節できる。
【００６９】図１７はバックエンド(Backend)までの工
程が完成された単位画素断面図として層間絶縁膜ら(PM
D,IMD1,IMD2)と金属配線(M1,M2)が形成され、湿気また
はスクラッチ(Scratch)から素子を保護するために酸化
膜または/及び窒化膜でなされた保護膜(passivation l
ayer)が形成され、カラーイメージ具現のためにこのよ
うな単位画素配列(Unit Pixel Array)上に赤色(Re
d)、緑色(Green)及び青色(Blue)で構成されたまたは黄
色(Yellow)、紫紅色(Magenta)及び青緑色(Cyan)で構成
されたカラーフィルターの配列工程を進行する。このよ
うな工程が皆完了した後光感知領域の低電圧フォトダイ
オード上には絶縁膜、保護膜及びカラーフィルターだけ
が位置するようになる。
【００７０】本実施形態で具体的に言及されなかった
が、光遮断(light shielding)工程とマイクロレンズ形
成のような光執束工程が追加されることができる等、本
発明の技術思想は上記望ましい実施形態によって具体的
に記述されたが、上記一実施形態はその説明のためのも
のでありその制限のためのものでないことを注意するべ
きである。また、本発明の技術分野の通常の専門家なら
ば本発明の技術思想の範囲内で多様な実施形態が可能で
あることを理解することができる。
【００７１】
【発明の効果】本発明は現在成熟しているサブミクロン
(Submicron)級CMOS工程を用いて例えば5V以下の低い電
源電圧で完全空乏可能電圧を得ることができる低電圧フ
ォトダイオードを持つCMOSイメージセンサー及びその製
造方法を提供することにより、既存のCCDイメージセン
サーが持つ短所を克服できる。
【図面の簡単な説明】
【図１】 通常のCCD(charge coupled device)イメー
ジセンサーの構成を表すブロック図。
【図２】 従来技術に係るAPSを説明するための図。
【図３】 改善された従来のAPSを説明するための第一
の図。
【図４】 改善された従来のAPSを説明するための第二
の図。
【図５】 本発明の一実施形態に係るCMOSイメージセン
サーの単位画素回路図。
【図６】 本発明の一実施形態に係るCMOSイメージセン
サーの単位画素構造を表す図。
【図７】 本発明の一実施形態に係るCMOSイメージセン
サーの第一の単位画素製造工程図。
【図８】 本発明の一実施形態に係るCMOSイメージセン
サーの第二の単位画素製造工程図。
【図９】 本発明の一実施形態に係るCMOSイメージセン
サーの第三の単位画素製造工程図。
【図１０】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第四の単位画素製造工程図。
【図１１】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第五の単位画素製造工程図。
【図１２】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第六の単位画素製造工程図。
【図１３】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第七の単位画素製造工程図。
【図１４】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第八の単位画素製造工程図。
【図１５】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第九の単位画素製造工程図。
【図１６】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第十の単位画素製造工程図。
【図１７】 本発明の一実施形態に係るCMOSイメージセ
ンサーの第十一の単位画素製造工程図。
【図１８】 N-イオン注入マスクとP0イオン注入マスク
の第一の平面図。
【図１９】 N-イオン注入マスクとP0イオン注入マスク
の第二の平面図。
【符号の説明】
601:P+基板 602:Pエピ層 603:低濃度Nドーピング領域 604:浅いPド
ーピング領域 605:Pウェル 606:ドレー
ン接合 607:フィールド酸化膜 608:フロー
ティング接合 Tx:トランスファートランジスター Rx:
リセットトランジスター Dx:ドライブトランジスター Sx:セレクト
トランジスター

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】 イメージセンサーのフォトダイオードに
    おいて、 フィールド領域と活性領域を持つ第1導電型半導体層
    と、 上記半導体層内に形成されて自身のエッジの一部が上記
    フィールド領域のエッジから離隔された第2導電型の第1
    ドーピング領域と、 上記第1ドーピング領域の上部と上記半導体層表面の下
    部に形成されて上記第1ドーピング領域よりも大きい幅
    を持つことにより自身の一部領域が上記半導体層上に形
    成された第1導電型の第2ドーピング領域とを含んで、 駆動時上記半導体層と上記第2ドーピング領域とが互い
    に等電位を持つイメージセンサーのフォトダイオード。
  2. 【請求項２】 上記半導体層の下部に上記半導体層のド
    ーパントより高い濃度のドーパントを持つ第1導電型の
    半導体基板をさらに含むことを特徴とする請求項1記載
    のイメージセンサーのフォトダイオード。
  3. 【請求項３】 上記半導体層の比抵抗は約10〜25Ωcm
    で、上記半導体基板の比抵抗は約0.01Ωcmであることを
    特徴とする請求項2記載のイメージセンサーのフォトダ
    イオード。
  4. 【請求項４】 上記半導体層は上記半導体基板にエピタ
    キシャル成長された層であることを特徴とする請求項3
    記載のイメージセンサーのフォトダイオード。
  5. 【請求項５】 上記半導体層は上記半導体基板上に2〜5
    μmの厚さで形成されたことを特徴とする請求項2から4
    のいずれか１項に記載のイメージセンサーのフォトダイ
    オード。
  6. 【請求項６】 上記半導体層は約E14ions/cm2のドーパ
    ント濃度であることを特徴とする請求項1記載のイメー
    ジセンサーのフォトダイオード。
  7. 【請求項７】 上記第1ドーピング領域は約E17ions/cm2
    のドーパント濃度であることを特徴とする請求項6記載
    のイメージセンサーのフォトダイオード。
  8. 【請求項８】 上記第2ドーピング領域は約E18ions/cm2
    のドーパント濃度であることを特徴とする請求項7記載
    のイメージセンサーのフォトダイオード。
  9. 【請求項９】 上記低電圧フォトダイオードは1.2Vない
    し4.5Vで完全空乏可能電圧を持つことを特徴とする請求
    項8記載のイメージセンサーのフォトダイオード。
  10. 【請求項１０】 上記第1導電型及び第2導電型は各々互
    いに相補のP型またはN型であることを特徴とする請求項
    1記載のイメージセンサーのフォトダイオード。
  11. 【請求項１１】 CMOSイメージセンサーの単位画素にお
    いて、 第1導電型の半導体層と、 上記半導体層に局部的に形成された第1導電型ウェル領
    域と、 上記半導体層の内部に形成されて外部からの光を感知し
    て光電荷を生成するための低電圧フォトダイオードと、 上記半導体層に形成されて上記低電圧フォトダイオード
    から生成された電荷を伝達されて保存するフローティン
    グ接合と、 上記フローティング接合から電気的信号を検出するため
    に上記第1導電型のウェルに形成されて陽のしきい電圧
    を持つ少なくとも一つ以上のトランジスターと、 上記低電圧フォトダイオードから生成された電荷を上記
    フローティング接合へスイチング伝達するために上記半
    導体層上に形成されて陰のしきい電圧を持つトランスフ
    ァートランジスターとを含んでなるCMOSイメージセンサ
    ーの単位画素。
  12. 【請求項１２】 上記フローティング接合に保存された
    上記光電荷をリセットさせ、陰のしきい電圧を持つリセ
    ットトランジスターをさらに含むことを特徴とする請求
    項11記載のCMOSイメージセンサーの単位画素。
  13. 【請求項１３】 上記フローティング接合は上記半導体
    層表面の下部に形成された第2導電型のドーピング領域
    でなり、低濃度のドーピング領域なし高濃度のドーピン
    グ領域でなることを特徴とする請求項11記載のCMOSイメ
    ージセンサーの単位画素。
  14. 【請求項１４】 上記低電圧フォトダイオードは、 上記半導体層内に形成される第2導電型の第1ドーピング
    領域と、上記第1ドーピング領域の上部と上記半導体層
    表面の下部に形成されて上記第1ドーピング領域よりも
    大きい幅を持つことにより自身の一部領域が上記半導体
    層上に形成された第1導電型の第2ドーピング領域を含ん
    で、 上記半導体層と上記第2ドーピング領域とが互いに等電
    位になることを特徴とする請求項11記載のCMOSイメージ
    センサーの単位画素。
  15. 【請求項１５】 上記低電圧フォトダイオードは、1.2V
    ないし4.5Vで完全空乏可能電圧を持つことを特徴とする
    請求項14記載のCMOSイメージセンサーの単位画素。
  16. 【請求項１６】 CMOSイメージセンサーの単位画素にお
    いて、 第1導電型の半導体層と、 上記半導体層内の一部領域に形成された第1導電型のウ
    ェル領域と、 上記ウェル領域以外の上記半導体層内に形成されて外部
    からの光を感知して光電荷を生成するための低電圧フォ
    トダイオードと、 上記ウェル領域以外の上記半導体層表面の下部に形成さ
    れて上記低電圧フォトダイオードから生成された光電荷
    を伝達されて保存する第2導電型のフローティング接合
    と、 第1制御信号に応答して上記低電圧フォトダイオードか
    ら上記フローティング接合へ光電荷を伝達する第1空乏
    型トランジスターと、 第2制御信号に応答して上記フローティング接合をリセ
    ットさせるための第2空乏型トランジスターと、 上記ウェル領域に形成されたソース/ドレーン接合と、
    上記フローティング接合に電気的に接続されたゲートを
    持つ第1増加型トランジスターと、 上記ウェル領域に形成されたソース/ドレーン接合を持
    って、アドレシングのための第3制御信号を自身のゲー
    トで印加される第2増加型トランジスターとを含んでな
    り、 上記第2空乏型トランジスターと上記第1増加型トランジ
    スターは共通接合を持って、上記共通接合は上記半導体
    層と上記ウェル領域の境界に位置することを特徴とする
    CMOSイメージセンサーの単位画素。
  17. 【請求項１７】 上記第1及び第2増加型トランジスター
    は各々LDD構造を持つことを特徴とする請求項16記載のC
    MOSイメージセンサーの単位画素。
  18. 【請求項１８】 上記低電圧フォトダイオードは、 上記半導体層内に形成される第2導電型の第1ドーピング
    領域と、上記第1ドーピング領域の上部と上記半導体層
    表面の下部に形成されて上記第1ドーピング領域よりも
    大きい幅をもつことにより自身の一部領域が上記半導体
    層上に形成された第1導電型の第2ドーピング領域を含ん
    で、 駆動時上記半導体層と上記第2ドーピング領域とが互い
    に等電位を持つことを特徴とする請求項16項または17項
    記載のCMOSイメージセンサーの単位画素。
  19. 【請求項１９】 上記低電圧フォトダイオードは、1.2V
    ないし4.5Vで完全空乏可能電圧を持つことを特徴とする
    請求項18記載のCMOSイメージセンサーの単位画素。
  20. 【請求項２０】 上記半導体層は上記半導体層のドーパ
    ントより高い濃度のドーパントを持つ第1導電型の半導
    体基板上に成長されたエピタキシャル層であることを特
    徴とする請求項18記載のCMOSイメージセンサーの単位画
    素。
  21. 【請求項２１】 上記第1及び第2空乏型トランジスター
    は各々ポリシリコン膜及びシリサイド膜が積層されて形
    成されたゲート電極を持つことを特徴とする請求項18記
    載のCMOSイメージセンサーの単位画素。
  22. 【請求項２２】 上記第1及び第2空乏型トランジスター
    の各ゲート電極は側壁に形成されたスペーサ絶縁膜を含
    むことを特徴とする請求項21記載のCMOSイメージセンサ
    ーの単位画素。
  23. 【請求項２３】 イメージセンサーのフォトダイオード
    製造方法において、 第1導電型の半導体層を準備する段階と、 上記半導体層に活性領域とフィールド領域を定義する段
    階と、 活性領域の上記半導体層の一部領域と上記フィールド領
    域を覆う第1イオン注入マスクを使用したイオン注入に
    より上記半導体層内に第2導電型の第1ドーピング領域を
    形成する段階と、 上記一部領域を含む上記半導体層を露出させた第2イオ
    ン注入マスクを使用したイオン注入により上記第1ドー
    ピング領域の上部と上記半導体層表面の下部に第1導電
    型の第2ドーピング領域を形成する段階とを含んでなる
    イメージセンサーのフォトダイオード製造方法。
  24. 【請求項２４】 上記第1ドーピング領域が上記半導体
    層より高いドーパント濃度を持つようにイオン注入し、
    上記第2ドーピング領域が上記第1ドーピング領域より高
    い濃度を持つようにイオン注入することを特徴とする請
    求項23記載のイメージセンサーのフォトダイオード製造
    方法。
  25. 【請求項２５】 上記半導体層は上記半導体層のドーパ
    ントより高い濃度のドーパントを持つ第1導電型の半導
    体基板上にエピタキシャル成長させて形成することを特
    徴とする請求項23または24記載のイメージセンサーのフ
    ォトダイオード製造方法。
  26. 【請求項２６】 フォトダイオードを持つCMOSイメージ
    センサーの製造方法において、 第1導電型の半導体基板を準備する段階と、 フィールド領域と活性領域を定義するために上記半導体
    層上に素子分離膜を形成する段階と、 上記素子分離膜から上記フォトダイオードが形成される
    光感知領域を離れた上記半導体層上に第1ゲートをパタ
    ニーングする段階と、 上記光感知領域の上記半導体層が露出されるものの、上
    記光感知領域の上記半導体層の一部分を覆うように上記
    第1イオン注入マスクを形成する段階と、 第2導電型不純物をイオン注入して上記半導体層の内部
    に第1ドーピング領域を形成する段階と、 上記第1イオン注入マスクを除去する段階と、 上記光感知領域の上記半導体層の一部分を含む上記半導
    体層が露出されるように第2イオン注入マスクを形成す
    る段階と、 第1導電型不純物をイオン注入して上記第1ドーピング領
    域の上部と上記半導体層の下部に第2ドーピング領域を
    形成する段階とを含んで、 上記第2ドーピング領域が上記半導体層と上記素子分離
    膜のエッジ部位で互いにコンタクトされたことを特徴と
    するCMOSイメージセンサー製造方法。
  27. 【請求項２７】 上記イオン注入される各ドーパントが
    上記第1ゲートの下部の上記半導体層に注入されない程
    度の厚さを持つように上記第1ゲートを形成するするこ
    とを特徴とする請求項26記載のCMOSイメージセンサー製
    造方法。
  28. 【請求項２８】 上記第1イオン注入マスクが上記第1ゲ
    ートのエッジを露出させるようにして上記第1ゲートの
    エッジに上記第1ドーピング領域を自己整列させること
    を特徴とする請求項27記載のCMOSイメージセンサー製造
    方法。
  29. 【請求項２９】 上記第2イオン注入マスクが上記第1ゲ
    ートのエッジを露出させるようにして上記第1ゲートの
    エッジに上記第2ドーピング領域を自己整列させること
    を特徴とする請求項27記載のCMOSイメージセンサー製造
    方法。
  30. 【請求項３０】 上記第1ゲートはポリシリコン膜及び
    シリサイド膜が積層されて形成されたことを特徴とする
    請求項27記載のCMOSイメージセンサー製造方法。
  31. 【請求項３１】 上記ポリシリコン膜及びシリサイド膜
    の厚さを各々約2000Å及び約1500Åで形成することを特
    徴とする請求項30記載のCMOSイメージセンサー製造方
    法。
  32. 【請求項３２】 上記半導体層は上記半導体層より高い
    ドーパント濃度を持つ第1導電型の半導体基板上に成長
    されたエピタキシャル層であることを特徴とする請求項
    26から31のいずれか１項に記載のCMOSイメージセンサー
    製造方法。
  33. 【請求項３３】 上記第1導電型及び第2導電型は各々互
    いに相補のP型またはN型であることを特徴とする請求項
    32記載のCMOSイメージセンサー製造方法。
  34. 【請求項３４】 CMOSイメージセンサー製造方法におい
    て、 第1導電型の半導体層を準備する第1段階と、 上記半導体層の一部領域に第1導電型のウェル領域を形
    成する第2段階と、 上記ウェル領域に形成されるトランジスターの特性の調
    節のために上記ウェル領域にイオン注入を実施する第3
    段階と、 上記ウェル領域上に少なくとも一つの出力トランジスタ
    ー用ゲートを形成して上記ウェル領域以外の上記半導体
    層上に第1ゲート及び第2ゲートを各々形成する第4段階
    と、 上記第1ゲートと隣接した上記ウェル領域以外の上記半
    導体層の内部に低電圧フォトダイオードを形成する第5
    段階と、 上記ウェル領域の上部がオープンされた第1マスクを形
    成して上記トランジスターの低濃度ソース/ドレーン領
    域を形成するために低濃度の第2導電型不純物をイオン
    注入する第6段階と、 上記第1マスクを除去し、上記トランジスター用ゲー
    ト、上記第1ゲート及び上記第2ゲートの各側壁にスペー
    サ絶縁膜を形成する第7段階と、 上記低電圧フォトダイオードを覆う第2マスクを形成し
    て高濃度の第2導電型不純物をイオン注入し、上記トラ
    ンジスターの高濃度ソース/ドレーンを形成して上記第1
    ゲートと上記第2ゲート間の上記半導体層の表面下部に
    フローティング接合を形成して上記第2ゲートに隣接し
    た上記半導体層表面の下部にドレーン接合を各々形成す
    る第8段階とを含んでなるCMOSイメージセンサー製造方
    法。
  35. 【請求項３５】 上記半導体層は上記半導体層のドーパ
    ントより高い濃度のドーパントを持つ第1導電型の半導
    体基板上に成長されたエピタキシャル層であることを特
    徴とする請求項34記載のCMOSイメージセンサー製造方
    法。
  36. 【請求項３６】 上記半導体層は上記半導体基板上に2
    〜5μmの厚さで形成されることを特徴とする請求項35記
    載のCMOSイメージセンサー製造方法。
  37. 【請求項３７】 上記少なくとも一つのトランジスター
    は、 上記ドレーン接合に自身の一側接合が接続されたドライ
    ブトランジスターと、 上記ドライブトランジスターの他側接合に自身の一側接
    合が接続されたセレクトトランジスターとを含むことを
    特徴とする請求項34記載のCMOSイメージセンサー製造方
    法。
  38. 【請求項３８】 上記第3段階は、 上記ウェル領域の上部がオープンされた第3マスクを形
    成する段階と、 上記ウェル領域にしきい電圧の調節のためのイオン注入
    を実施する段階と、 上記ウェル領域にパンチスルーの調節のためのイオン注
    入を実施する段階と、 上記第3マスクを除去する段階とを含むことを特徴とす
    る請求項34記載のCMOSイメージセンサー製造方法。
  39. 【請求項３９】 上記低電圧フォトダイオードを形成す
    る第5段階は、 上記活性領域の上記半導体層の一部領域と上記フィール
    ド領域を覆う第1イオン注入マスクを使用したイオン注
    入により上記半導体層内に第2導電型の第1ドーピング領
    域を形成する段階と、 上記一部領域を含む上記半導体層を露出させた第2イオ
    ン注入マスクを使用したイオン注入により上記第1ドー
    ピング領域の上部と上記半導体層表面の下部に第1導電
    型の第2ドーピング領域を形成する段階とを含むことを
    特徴とする請求項34記載のCMOSイメージセンサー製造方
    法。
  40. 【請求項４０】 上記第1ドーピング領域が上記半導体
    層より高いドーパント濃度を持つようにイオン注入し、
    上記第2ドーピング領域が上記第1ドーピング領域より高
    い濃度を持つようにイオン注入することを特徴とする請
    求項39記載のCMOSイメージセンサー製造方法。
  41. 【請求項４１】 上記低電圧フォトダイオードは1.2Vな
    いし4.5Vで完全空乏可能電圧を持つことを特徴とする請
    求項40記載のCMOSイメージセンサー製造方法。
  42. 【請求項４２】 上記第1導電型及び第2導電型は各々互
    いに相補のP型またはN型のことを特徴とする請求項34記
    載のCMOSイメージセンサー製造方法。
  43. 【請求項４３】 上記第8段階後、 全体構造の上部に層間絶縁膜及び金属配線を形成する段
    階と、 保護層を形成する段階と、 上記保護層上にカラーフィルターを形成する段階とをさ
    らに含んでなることを特徴とする請求項34記載のCMOSイ
    メージセンサー製造方法。
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