JPH10336073A - スペクトラム拡散通信方式における信号受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模が小さく、低消費電力のスペクトラ
ム拡散通信用信号受信回路を提供する。 【解決手段】 受信信号の直交検波出力は、複素型マッ
チドフィルタにより逆拡散され、そのうちの信号電力レ
ベルの高い複数のパスがマルチパス選択部により選択さ
れる。各パスの受信信号は、位相補正ブロックに入力さ
れ、各パス対応に、２つのパイロットシンボルブロック
の受信信号からそれに含まれている位相誤差がアナログ
演算回路３１〜３４により算出され、該２つのパイロッ
トシンボルブロックの間に受信された情報シンボルブロ
ックの受信信号の位相補正がアナログ演算回路４０によ
り行われる。位相補正された各パスの逆拡散された受信
信号は、タイミングを合わせてＲＡＫＥ合成回路におい
て合成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＳ−ＣＤＭＡ通
信方式に使用して好適な信号受信装置に関し、特に、マ
ルチパス環境下において各パスの受信信号の位相誤差を
補正し、ＲＡＫＥ合成を行う信号受信装置に関する。

【０００２】

【従来の技術】近年、移動無線システムや無線ＬＡＮな
どの無線通信システムの分野において、スペクトラム拡
散通信方式、特に、ＤＳ−ＣＤＭＡ通信方式が注目を集
めている。一般に、無線通信システムにおいては、送信
機から送信された信号が経路長の異なる複数の伝搬経路
を通って受信機に到達し、それらがコヒーレントに加算
されないために、いわゆるマルチパスフェージングが発
生するが、スペクトラム拡散通信方式においては、ＲＡ
ＫＥ受信方式を採用することにより、このようなマルチ
パスを有効に利用して信号を受信することが可能とな
る。

【０００３】図２６の（ａ）に、ＤＳ−ＣＤＭＡ通信方
式における送信データのフレーム構成の一例を示す。こ
の図に示す例においては、各フレームは、複数個（例え
ば１６個）のスロットからなり、各スロットは、パイロ
ットシンボルブロックと情報シンボルブロックとから構
成されており、図示するように、パイロットシンボルブ
ロックＰ１、Ｐ２・・・Ｐｎと、情報シンボルブロック
Ｄ１、Ｄ２・・・Ｄｎとが交互に配列された構成とされ
ている。各パイロットシンボルブロックＰ１、Ｐ２、・
・・Ｐｎはそれぞれ例えば４シンボルの長さとされてお
り、既知のシンボル列が送信される。また、各情報シン
ボルブロックＤ１、Ｄ２・・・Ｄｎには、それぞれ所定
数（例えば３６シンボル）の情報シンボルが配置されて
いる。この送信データは、例えばＱＰＳＫ方式により情
報変調された後、所定の拡散符号を用いてＢＰＳＫある
いはＱＰＳＫ方式により拡散変調されて送信されること
となる。

【０００４】図２６の（ｂ）は、前述した信号を受信す
るＲＡＫＥ受信機の要部の構成を示すブロック図であ
る。この図において、受信アンテナ１０１において受信
されたスペクトラム拡散信号は高周波受信部１０２にお
いて中間周波帯域の信号に変換され、分配器１０３によ
り２つの信号に分割されて、それぞれ乗算器１０６およ
び１０７に供給される。１０４は局部周波数を発生する
発振器であり、該発振器１０４からの出力は、前記乗算
器１０６に直接印加されるとともに、その位相をπ／２
だけ移相する位相シフト回路１０５を介して前記乗算器
１０７に入力される。前記乗算器１０６において前記分
配器１０３からの中間周波帯域の受信信号と前記発振器
１０４からの出力信号とが乗算され、ローパスフィルタ
１０８を介して同相成分（Ｉ成分）のベースバンド信号
Ｒｉが出力される。また、前記乗算器１０７において前
記分配器１０３からの中間周波帯域の受信信号と前記位
相シフト回路１０５の出力信号とが乗算され、ローパス
フィルタ１０９を介して直交成分（Ｑ成分）のベースバ
ンド信号Ｒｑが出力される。このようにして受信信号は
直交検波される。

【０００５】このようにして得られたベースバンド信号
ＲｉおよびＲｑは、複素型マッチドフィルタ１１０に入
力され、ＰＮ符号生成回路１１１により発生される参照
ＰＮ符号のＩ成分およびＱ成分の系列とそれぞれ乗積さ
れ、逆拡散が行なわれる。このマッチドフィルタ１１０
から出力される逆拡散出力の同相成分Ｄｉと逆拡散出力
の直交成分Ｄｑは、信号レベル検出部１１２、フレーム
同期回路１１４および位相補正ブロック１１５に入力さ
れる。

【０００６】前記信号レベル検出部１１２では、Ｉ成分
の逆拡散出力ＤｉとＱ成分の逆拡散出力Ｄｑとから受信
信号電力レベルが算出され、マルチパス選択部１１３に
おいて、受信信号電力レベルの大きい順に複数（例え
ば、最大４つまで）のピークが複数のパスとして選択さ
れる。前記フレーム同期回路１１４は、前記マルチパス
選択部１１３から受信信号レベルが最大のパスを指定す
る情報を受け取り、該パスの受信信号中の前記パイロッ
トシンボルブロックのシンボルパターンを検出すること
により、フレームタイミングを検出する。

【０００７】また、前記マルチパス選択部１１３の出力
は位相補正ブロック１１５に入力され、該位相補正ブロ
ック１１５において、後述するように、最大４つまでの
パスに対応する受信信号に対する位相補正が行なわれ
る。この位相補正ブロック１１５からの位相補正された
各パスに対応する受信出力は、ＲＡＫＥ合成部１１６に
おいてタイミングを合わせて合成され、データ判定回路
１１７に出力される。そして、該データ判定回路１１７
においてデータ判定され、情報復調が行なわれることと
なる。同期検波を行うためには、受信信号の絶対位相を
知ることが必要となるため、前記位相補正ブロック１１
５において、前記パイロットシンボル（この送信信号ベ
クトルは既知である）の受信信号の位相回転量（誤差ベ
クトル）を検出し、該誤差ベクトルから補正信号（補正
ベクトル）を算出して、受信信号ベクトルの位相を補正
している。

【０００８】図２７の（ａ）に、前記位相補正ブロック
１１５の概略構成を示す。この図において、１２０は、
前記複素型マッチドフィルタ１１０から出力される情報
シンボルブロックに対応するベースバンドの逆拡散信号
Ｄｉ、Ｄｑを前記補正ベクトルを算出するために必要な
時間だけ遅延して出力するための情報シンボルの遅延手
段である。また、１３０は、前記複素型マッチドフィル
タ１１０から出力されるパイロットシンボルに対応する
ベースバンドの逆拡散信号Ｄｉ、Ｄｑから受信信号の位
相誤差を抽出し、それらの平均値を算出するパイロット
シンボルの位相誤差抽出・平均化手段である。さらに、
１４０は、前記位相誤差抽出・平均化手段１３０から出
力される誤差信号（誤差ベクトル）に基づいて、前記情
報シンボルの遅延手段１２０から出力される当該情報シ
ンボルブロックの受信信号に対して乗算することにより
位相補正を行う位相補正手段である。

【０００９】前述のように、このＤＳ−ＣＤＭＡ通信シ
ステムにおいては、情報シンボルブロックの前後にパイ
ロットシンボルブロックが挿入されており、前記誤差ベ
クトルの抽出方法として、次の２通りの方法がある。図
２７の（ｂ）は、その第１の方法を説明するための図で
あり、この図に示すように、情報シンボルブロックの前
後に位置するパイロットシンボルブロックの受信信号か
ら補正ベクトルを算出し、それらのパイロットシンボル
ブロックに挟まれている情報シンボルブロックの受信信
号の位相補正を行う方法である。この場合には、例えば
３６シンボルからなる情報シンボルブロックの前に位置
する４シンボルのパイロットシンボルブロックの受信信
号の位相誤差と、情報シンボルブロックの後ろに位置す
る４シンボルのパイロットシンボルブロックの受信信号
の位相誤差の、合計８個のシンボルの位相誤差の平均値
を用いて、中間に位置する３６シンボルの情報シンボル
の位相を補正することとなる。

【００１０】位相補正の第２の方法は、情報ブロックの
前に位置するパイロットシンボルブロック（４シンボ
ル）から得られた補正ベクトルを用いてそのパイロット
シンボルブロックの直後の情報シンボルブロックの受信
信号の位相補正を行なう方法である。この方法の場合に
は、前記位相誤差抽出・平均化手段１３０から誤差信号
が出力されるまでの時間が短いため、前記遅延手段１２
０における遅延時間を少なくすることが可能となるが、
前記第１の方法の場合と比べ、精度が低くなる。したが
って、ここでは、前記第１の方法により位相誤差を抽出
するものとして、位相補正処理について説明する。

【００１１】図示しない送信機から送信されたパイロッ
トシンボルを複素数Ｉ（＝Ｉｉ＋ｊ・Ｉｑ）とし、対応
する逆拡散後の受信パイロットシンボルがＰ（＝Ｐｉ＋
ｊ・Ｐｑ）であったとする。Ｉを送信してＰが受信され
たのであるから、基本的にＩとＰとの相違は位相のみで
ある。したがって、次の式（１）に示すように、受信信
号Ｐに送信信号Ｉの共役複素数を乗ずることにより、該
受信パイロットシンボルＰに含まれている位相誤差ベク
トルｅを抽出することができる。

【数１】

【００１２】したがって、パイロットシンボルブロック
における位相誤差の平均値Ｅは、次の式（２）により表
わすことができる。

【数２】 ここで、Ｌはパイロットシンボルブロックに含まれるシ
ンボル数（この場合には、Ｌ＝４）であり、上付きのｋ
はパイロットシンボルの番号を示している。

【００１３】前記位相誤差抽出・平均化手段１３０から
は、次の式（３）および式（４）に示す、各スロットに
含まれている４個のパイロットシンボルの位相誤差の平
均化された誤差ベクトルが出力される。ここで、Ｅ^(t)
は当該スロットに含まれているパイロットシンボルの平
均誤差ベクトル、Ｅ^(t+1)は後続するスロットに含まれ
ているパイロットシンボルブロックの平均誤差ベクトル
である。

【数３】

【００１４】次に、各情報シンボルの位相誤差を補正す
るための補正ベクトルを次の式（５）〜式（７）により
定義する。

【数４】

【００１５】このように当該スロットに含まれているパ
イロットシンボルブロックから算出された平均誤差ベク
トルＥ^(t)と後続するスロットに含まれているパイロッ
トシンボルブロックから算出された平均誤差ベクトルＥ
^(t+1)との平均値を補正ベクトルＭとして用い、その共
役ベクトルを当該情報シンボルの受信ベクトルＤ（＝Ｄ
ｉ＋ｊ・Ｄｑ）と乗算することにより、二つのパイロッ
トシンボルブロックにより挟まれた当該スロットの情報
シンボルブロックの受信信号の位相誤差を補正する。こ
のようにして、次の式（８）に示す補正された受信信号
ベクトルＤhat（以下、「Ｄ」の上部に山形の記号が付
された記号を「Ｄhat」とよぶ）を求めることができ
る。

【数５】

【００１６】以上に示した式（１）から式（８）まで
は、ある一つのパスについての演算である。これと同じ
演算を前記マルチパス選択部１２により選択された各パ
スの逆拡散後の受信信号についてそれぞれ実行すること
により、それらの位相誤差を補正することができる。

【００１７】このような位相補正処理を各パスの受信信
号に対して実行し、得られた補正済みの各パスの受信信
号を、タイミングを一致させて加算することにより、Ｒ
ＡＫＥ合成が行なわれ、次の式（９）および式（１０）
で示す合成出力Ｄbar（以下、「Ｄ」の上部に横線が付
された記号を「Ｄbar」とよぶ）が得られる。

【数６】 ここで、上付きの（ｎ）は各パスの番号を示しており、
ｎ＝１，２，…，Ｎとなる。ここで、Ｎは、例えば４と
されている。

【００１８】このように、情報シンボルブロックの両側
に位置するパイロットシンボルブロックの受信信号の位
相誤差に基づいて、当該情報シンボルブロックの受信信
号の位相補正を行なっているため、高精度の位相補正を
行なうことができる。

【００１９】

【発明が解決しようとする課題】上述した従来のＲＡＫ
Ｅ受信機においては、前記逆拡散を行うための複素型マ
ッチドフィルタとして、例えば、ＤＳＰ（digital sign
al processor）などのデジタル演算回路を使用したマッ
チドフィルタ、ＳＡＷ（surface acoustic wave）素子
などを使用したマッチドフィルタ等が使用されていた。
この場合、前記デジタル演算回路を使用するときには、
前記ローパスフィルタ１０８および１０９の出力をＡ／
Ｄ変換して当該マッチドフィルタに入力することが行わ
れている。このような、従来のマッチドフィルタを使用
する場合には、デジタル型のときには多数のデジタル乗
算を行うことが必要となり、回路規模が大きくなるとと
もに、消費電力も大きなものとなっていた。また、ＳＡ
Ｗ素子による場合には、サイズが大きく、他の回路要素
と同一のチップ上に構成することができないと言う問題
点がある。

【００２０】そこで、本出願人は、アナログ型のマッチ
ドフィルタを使用することを提案している（特開平０９
−８３４８６号公報）。このときには、他の回路要素と
同一のチップ上に構成することができるとともに、低消
費電力のものとすることができるという効果がある。し
かしながら、前記位相補正ブロック１１５およびＲＡＫ
Ｅ合成部１１６は、依然としてデジタル型の回路が使用
されており、前記複素型マッチドフィルタ１１０の出力
のうちの、選択されたパスに対応する出力は、デジタル
信号に変換されて、前記位相補正ブロック１１５に入力
されていた。

【００２１】また、前記情報シンボルの遅延手段１２０
をアナログ型の遅延手段、例えば、アナログシフトレジ
スタ等により構成し、前述のように、高精度の位相補正
を行うときには、遅延時間が大きくなるため、回路規模
が大きくなるという問題点がある。

【００２２】そこで、本発明は、高精度の位相補正を行
なうことが可能な、回路規模が小さくかつ低消費電力と
されたスペクトラム拡散通信方式における信号受信装置
を提供することを目的としている。

【００２３】

【課題を解決するための手段】上記目的を達成するため
に、本発明のスペクトラム拡散通信方式における信号受
信装置は、パイロットシンボルブロックと情報シンボル
ブロックとが交互に配置されて送信されるスペクトラム
拡散通信方式における信号受信装置であって、直交検波
された受信信号を逆拡散するマッチドフィルタと、該マ
ッチドフィルタからの逆拡散出力のうち、受信電力の大
きい順に複数のパスを選択するマルチパス選択部と、該
マルチパス選択部により選択されたパスに対応する逆拡
散信号が入力される位相補正手段と、該位相補正手段か
ら出力される前記選択されたパスの位相補正された逆拡
散信号をタイミングを合わせて加算するＲＡＫＥ合成部
とを有し、前記位相補正手段は、前記マッチドフィルタ
から出力される前記選択されたパスの逆拡散信号をデジ
タル信号に変換するアナログデジタル変換器と、該アナ
ログデジタル変換器の出力を格納し、所定時間後に読み
出す遅延手段と、前記選択された各パスに対応して設け
られ、それぞれ、当該パスの前記パイロットシンボルブ
ロックの受信信号に含まれている位相誤差を算出するア
ナログ演算回路により構成された位相誤差算出部と、前
記選択された各パスに対応して設けられ、連続する２つ
のパイロットシンボルブロックの受信信号から対応する
前記位相誤差算出部により算出された位相誤差の平均を
算出するアナログ演算回路により構成された位相補正ベ
クトル生成部と、前記各位相補正ベクトル生成部から出
力される位相補正ベクトルと、前記遅延手段から読み出
された前記受信信号とを乗算する位相誤差補正部とを有
しているものである。

【００２４】また、前記位相誤差算出部および前記位相
補正ベクトル生成部におけるアナログ演算回路はリフレ
ッシュ可能な構成とされており、前記情報シンボルブロ
ックの最後の情報シンボルの期間において、前記位相補
正ベクトル生成部および前記位相誤差算出部のリフレッ
シュが行われるようになされているものである。さら
に、前記位相補正ベクトル生成部は、そのリフレッシュ
の後に、前記位相誤差算出部の出力を再ロードするよう
になされているものである。さらにまた、前記位相誤差
算出部の出力が前記位相誤差補正ベクトル生成部に再ロ
ードされた後に、前記位相誤差算出部がリフレッシュさ
れるようになされているものである。さらにまた、送信
信号の拡散率に応じて、前記位相補正ベクトル生成部お
よび前記位相誤差算出部のリフレッシュ時間が可変とさ
れるようになされているものである。さらにまた、前記
位相補正手段におけるアナログデジタル変換器は、前記
選択されたパスの逆拡散信号からデジタル信号への変換
を時分割で実行するようになされているものである。

【００２５】さらにまた、前記位相補正手段における位
相誤差補正部は、前記各位相補正ベクトル生成部から出
力される位相補正ベクトルと前記遅延手段から読み出さ
れる前記選択されたパスのデジタル信号に変換された逆
拡散信号との乗算を時分割で実行するようになされてい
るものである。さらにまた、前記位相補正手段は、前記
遅延手段から読み出されたデジタルデータを、最上位ビ
ットが正負の符号を表し、他のビットがその絶対値を表
すように変換する手段を有し、該変換する手段は、前記
遅延手段から読み出されたデジタルデータが正の信号に
対応するデータである場合にはその最上位ビットを反転
し、負の信号に対応するデータである場合にはその全ビ
ットを反転する手段と、前記位相誤差補正部における前
記位相補正ベクトルと当該デジタルデータとの乗算回路
に付加された手段であって、当該デジタルデータが負の
信号に対応するデータであるときには１を加算する手段
とからなるものである。さらにまた、前記位相補正ベク
トル生成部は、選択されたパスの数が最大パス数よりも
小さいときには、該選択されたパス以外のパスに対応す
る位相誤差として基準電位を入力することにより、当該
位相誤差の平均を算出するようになされているものであ
る。

【００２６】パイロットシンボルブロックの受信信号に
含まれている位相誤差をアナログ演算回路により算出し
て位相補正ベクトルを生成し、デジタル信号に変換され
て遅延された情報シンボルの受信信号と、前記位相補正
ベクトルとをアナログ型の演算回路により乗算して位相
補正処理を実行しているため、位相誤差の算出のために
受信信号をデジタル信号に変換するＡ／Ｄ変換器を設け
ることが不要となり、また、高速、高精度かつ低消費電
力の位相補正ブロックを提供することが可能となる。ま
た、リフレッシュを信号のフレーム構成に対応したタイ
ミングで行っているため、リフレッシュ時における演算
を代替するための冗長な演算回路を設けることが不要と
なり、回路規模を大きくすることなく、高精度の演算を
実行することができる。さらに、アナログデジタル変換
器および位相誤差補正部は時分割処理を行うようになさ
れているため、パス数よりも少ないアナログデジタル変
換器および位相誤差補正部ですみ、回路規模を少なくす
ることができる。

【００２７】

【発明の実施の形態】

［１．本発明の信号受信装置の全体構成］図１は、本発
明の信号受信装置の一実施の形態の構成を示すブロック
図である。この図に示したのは、前記図２６に記載した
ＲＡＫＥ受信機における破線で囲まれた部分に対応して
いる。図１において、１０は前記図２６に示したＲＡＫ
Ｅ受信機における複素型マッチドフィルタ１１０に相当
する複素型マッチドフィルタであり、この実施の形態に
おいては、１２８タップ構成の複素型マッチドフィルタ
とされているが、必要に応じて他のタップ数にすること
も可能である。この複素型マッチドフィルタ１０は、直
交検波された受信信号ＲｉおよびＲｑをシンボルレート
の２倍のクロック周波数でサンプリングし、これらの信
号と所定の拡散符号レプリカ（ロングコードＰＮおよび
ショートコードＰＮ）との相関演算をアナログ演算によ
り実行するように構成されている。なお、送信信号の拡
散率、すなわち１シンボルのチップ数に応じて、前記複
素型マッチドフィルタ１０の有効タップ数は可変とされ
るようになされている。たとえば、１シンボルが６４チ
ップの拡散符号により拡散変調されているときには、前
記複素型マッチドフィルタ１０は６４タップ構成として
使用される。このタップ数の切換は、外部からの制御信
号により制御される。

【００２８】１１は前記複素型マッチドフィルタ１０か
ら出力される相関出力Ｄｉ、Ｄｑの信号電力を算出する
信号レベル検出部、１２は該信号レベル検出部１１から
出力される信号レベルのピークを検出し、所定値よりも
大きな電力を有するピークのうち、電力の大きい方から
複数個（例えば、４個）のピーク位置を選択するマルチ
パス選択部である。なお、この実施の形態においては、
パイロットシンボルブロックごとのシンボル数を４、１
スロットごとの情報シンボルブロックのシンボル数を３
６、マルチパス選択部１１により選択されるパスの数を
最大４とした例について説明するが、これに限られるこ
とはなく、他の数値の場合でも同様な構成により実現す
ることが可能である。

【００２９】１３は、前記複素型マッチドフィルタ１０
の出力のうち、最も受信電力の大きいパスの受信信号を
用いてフレーム同期を検出するフレーム同期回路であ
り、前記マルチパス選択部１２からの出力により指定さ
れる最も電力の大きいパスの受信信号を入力し、該受信
信号中に含まれている前記パイロットシンボルの受信信
号が所定のパターンであることを検出することにより、
フレーム同期を検出する。

【００３０】１４は、前記複素型マッチドフィルタ１０
の出力のうち、前記マルチパス選択部１２により選択さ
れた例えば４つのパスの受信信号を取り込み、それぞ
れ、前記パイロットシンボルの受信信号から算出した位
相誤差ベクトルを用いて位相補正を行う位相補正ブロッ
クである。なお、この位相補正ブロックの詳細について
は、後述する。

【００３１】１５は、前記位相補正ブロック１４から出
力される前記複数個のパスの位相補正された受信信号を
タイミングを合わせて合成するＲＡＫＥ合成部である。
このＲＡＫＥ合成部１５の出力Ｄｉbar、Ｄｑbarは、後
続する回路において復調されることとなる。

【００３２】以上の構成は、前記図２６に示した従来の
ＲＡＫＥ受信機とほぼ同一であるが、本発明の信号受信
装置においては、前記位相補正ブロック１４がデジタル
回路とアナログ回路とが混在した形で実現されている点
に特徴がある。これにより、前述した従来の信号受信装
置のように位相補正処理をデジタル回路のみを用いて実
現する場合と比較して、回路規模が小さくなり、また消
費電力も少なくすることができる。以下、本発明の信号
受信装置における位相補正ブロック１４について詳述す
る。

【００３３】［２．位相補正ブロック１４］図２は、本
発明の位相補正ブロック１４の構成を示すブロック図で
ある。図２７に関して説明したように、位相補正ブロッ
クは、情報シンボルの遅延手段１２０、パイロットシン
ボルの位相誤差抽出・平均化手段１３０および情報シン
ボルの位相補正手段１４０から構成されており、当該情
報シンボルブロックの前後に位置するパイロットシンボ
ルブロックの受信信号から算出した位相誤差ベクトルを
用いて、当該情報シンボルブロックの受信信号の位相を
補正するように構成されている。本発明の位相補正ブロ
ック１４も同様の構成とされており、図２において、２
０は前記図２７の（ａ）における情報シンボルの遅延手
段１２０に対応する遅延手段、３０は前記位相誤差抽出
・平均化手段１３０に対応する位相誤差抽出・平均化手
段、４０は前記情報シンボルの位相補正手段１４０に対
応する位相補正手段である。

【００３４】また、１９は前記複素型マッチドフィルタ
１０の出力に接続された信号入力端子であり、前述のよ
うに、逆拡散出力のＩ、Ｑ両成分ＤｉおよびＤｑがこの
端子から入力される。さらに、３９はパイロットシンボ
ル格納レジスタであり、前述したように予め既知である
パイロットシンボルの送信データが外部から設定される
ように構成されている。さらにまた、４１は、この位相
補正ブロック１４の各部に供給する制御信号を生成する
制御信号生成回路である。

【００３５】図示するように、前記情報シンボルの遅延
手段２０は、前記入力端子１９に接続されたサンプルホ
ールド回路（Ｓ／Ｈ回路）２１〜２４、各サンプルホー
ルド回路２１〜２４の出力をデジタル信号に変換するア
ナログデジタル変換器（Ａ／Ｄ変換器）２５、および、
前記Ａ／Ｄ変換器２５の出力が記憶される情報遅延用の
ＲＡＭ２６から構成されている。

【００３６】前記Ｓ／Ｈ回路２１〜２４は、サンプルホ
ールド制御信号（Ｓ／Ｈ制御信号）に応じて、前記入力
端子１９から入力される前記複素型マッチドフィルタ１
０の出力をサンプルホールドする。前述したように、前
記マルチパス選択部１２において信号を受信すべき例え
ば４個のパスが選択され、これらのパスにそれぞれ対応
し、かつ、情報シンボルブロックに対応したタイミング
で、前記Ｓ／Ｈ制御信号がそれぞれのパスに対応したＳ
／Ｈ回路２１〜２４に印加され、各Ｓ／Ｈ回路２１〜２
４はそれぞれ対応するパスのベースバンドの情報シンボ
ルブロックの受信信号をサンプリングしてホールドす
る。なお、前記複素型マッチドフィルタ１０から出力さ
れる逆拡散されたベースバンド信号のＩ成分およびＱ成
分それぞれが前記サンプルホールド回路２１〜２４にお
いて、それぞれサンプルホールドされる。

【００３７】各Ｓ／Ｈ回路２１〜２４から順次出力され
る各パスに対応するＩ、Ｑ両成分のベースバンド出力
は、順次、Ａ／Ｄ変換器２５において、デジタルデータ
（例えば、Ｉ、Ｑそれぞれ８ビットのデータ）に変換さ
れ、前記情報遅延用のＲＡＭ２６の所定のアドレスに記
憶される。ここでは、少数（例えば２個）のＡ／Ｄ変換
器で、多数のパスの信号（例えば４パスのＩ、Ｑの信
号）を時分割でＡ／Ｄ変換している。これによって、回
路規模と消費電力を減らすことができる。前述した位相
補正処理のために、情報シンボルブロックの受信信号
は、それに後続するパイロットシンボルブロックの信号
の受信が終了するまで、記憶しておくことが必要であ
り、このＲＡＭ２６は＃１〜＃４の各パスの情報シンボ
ルの受信信号をそれぞれ４０シンボルずつ格納すること
ができる容量とされている。なお、これらの回路に対す
る制御は前記制御信号生成回路４１からの制御信号によ
り行われる。

【００３８】なお、このＲＡＭ２６にデータが格納され
ている間における電力消費は非常に少なく、遅延手段と
してデジタルデータに変換されたデータをＲＡＭに格納
する手段を採用しても、そのことによる消費電力の増加
は、非常に少なくてすむ。また、アナログ遅延手段を採
用した場合には、非常に回路規模が大きくなり、このよ
うなＲＡＭを採用した場合には、回路規模が小さくなる
という利点もある。

【００３９】前記位相誤差抽出・平均化手段３０は、図
示するように、パス１用位相誤差算出ブロック３１、パ
ス２用位相誤差算出ブロック３２、パス３用位相誤差算
出ブロック３３およびパス４用位相誤差算出ブロック３
４の各パスに対応した４つの位相誤差算出ブロックと、
それぞれ対応する位相誤差算出ブロック３１〜３４から
の出力が入力される、パス１用補正ベクトル生成部３
５、パス２用補正ベクトル生成部３６、パス３用補正ベ
クトル生成部３７およびパス４用補正ベクトル生成部３
８とから構成されている。このように、この位相誤差抽
出・平均化手段３０には、各パスに対応する位相誤差算
出ブロックと補正ベクトル生成部とが並列に設けられて
いる。これらの位相誤差算出ブロック３１〜３４はすべ
て同一の構成とされており、また、前記補正ベクトル生
成部３５〜３８もすべて同一の構成とされている。

【００４０】前記各パス用の位相誤差算出ブロック３１
〜３４は、前記マルチパス選択部１２により選択された
各パス対応に設けられており、前記式（１）に基づい
て、前記パイロットシンボル格納レジスタ３９に格納さ
れているパイロットシンボルの送信信号ベクトルとそれ
ぞれのパスに対応するパイロットシンボルの受信信号ベ
クトルとから、パイロットシンボルの受信信号ベクトル
に含まれている位相誤差ベクトルＥ（ｘ）（ｘはパスの
番号：ｘ＝１，…，４）をそれぞれ算出し、当該スロッ
トに含まれているパイロットシンボルブロックから算出
した位相誤差の平均値Ｅを算出する。

【００４１】各パス対応に設けられた位相誤差算出ブロ
ック３１〜３４から出力される位相誤差ベクトルは、そ
れぞれ対応する補正ベクトル生成部３５〜３８に入力さ
れ、前記式（５）〜（７）において定義された各パス対
応の補正ベクトルＭｘ（ｘ＝１〜４）が算出される。

【００４２】前記補正ベクトル生成部３５〜３８からの
それぞれのパスに対応する補正ベクトルＭｘ（ｘ＝１〜
４）は、前記情報シンボル位相補正部４０に出力され
る。前記情報シンボル位相補正部４０において、前記遅
延ＲＡＭ２６に格納されていた各パスの情報シンボルが
順次読み出され、それぞれ対応する前記補正ベクトル生
成部３５〜３８から出力される補正ベクトルＭｘ（ｘ＝
１〜４）とそれぞれ前記式（８）に示す情報シンボルの
位相補正処理が時分割で行われ、各パスにそれぞれ対応
した出力ＤｉＭｉ、ＤｑＭｉ、ＤｉＭｑおよびＤｑＭｑ
が順次出力される。これらの出力は、前記ＲＡＫＥ合成
部１５に入力され、タイミングを合わせて加算されて前
記式（９）および（１０）に示す合成出力が算出され
る。このようにして、パスダイバーシティが実現される
こととなる。

【００４３】以下、前記位相補正ブロック１４内の各部
の詳細な構成例について説明するが、その前に、まず、
本発明の信号受信装置に用いられているアナログ型の演
算回路（ニューロ演算回路）について説明する。このア
ナログ型の演算回路を使用することにより、低消費電力
かつ高速に動作させることが可能となる。

【００４４】［２．１アナログ型演算回路］図３を参照
して、このアナログ型演算回路について説明する。図３
の（ａ）は、このアナログ型演算回路の基本構成を示す
図である。この図において、Ｖ₁およびＶ₂は入力端子
（およびそれに印加される入力電圧）、Ｖoは出力端子
（およびその出力電圧）、ＩＮＶは反転増幅器である。
この反転増幅器ＩＮＶは、ＣＭＯＳインバータの出力が
ハイレベルからローレベルあるいはローレベルからハイ
レベルに遷移する部分を利用して、ＣＭＯＳインバータ
を増幅器として使用しているものであり、奇数段、例え
ば図示するように３段直列に接続されたＣＭＯＳインバ
ータ９２、９３、９４により構成されている。なお、抵
抗Ｒ１およびＲ２は増幅器のゲインを制御するために、
また、キャパシタンスＣgは位相調整のためにそれぞれ
設けられており、いずれも、この反転増幅器ＩＮＶの発
振を防止するために設けられている。

【００４５】さらに、前記入力端子Ｖ₁と前記反転増幅
器ＩＮＶの入力側の点Ｂとの間には入力キャパシタンス
Ｃ₁が直列に挿入されており、前記入力端子Ｖ₂と前記点
Ｂとの間には入力キャパシタンスＣ₂が直列に挿入され
ている。さらにまた、前記反転増幅器ＩＮＶの出力端子
Ｖoと入力側の点Ｂとの間にはフィードバックキャパシ
タンスＣfが接続されている。

【００４６】このように構成された回路において、前記
反転増幅器ＩＮＶの電圧増幅率は非常に大きいため、こ
の反転増幅器ＩＮＶの入力側の点Ｂにおける電圧はほぼ
一定の値となり、このＢ点の電圧をＶbとする。このと
き、Ｂ点は各キャパシタンスＣ₁、Ｃ₂、ＣfおよびＣＭＯ
Ｓインバータ９２を構成するＭＯＳトランジスタのゲー
トに接続された点であり、いずれの電源からもフローテ
ィング状態にある。

【００４７】したがって、初期状態において、各キャパ
シタンスに蓄積されている電荷が０であるとすると、入
力電圧Ｖ₁およびＶ₂が印加された後においても、このＢ
点を基準としてみたときの各キャパシタンスに蓄積され
る電荷の総量は０となる。これにより、次の電荷保存式
が成立する。

【数７】

【００４８】ここで、各入力電圧Ｖ₁およびＶ₂をＢ点の
電圧Ｖbを基準とする電圧に置き換え、Ｖ(1)＝Ｖ₁-Ｖ
b、Ｖ(2)＝Ｖ₂-Ｖb、Ｖout＝Ｖo−Ｖbとすると、前記式
（１１）より次の式（１２）を導くことができる。

【数８】 すなわち、ニューロ演算回路からは、各入力電圧Ｖ(i)
に入力キャパシタンスＣｉとフィードバックキャパシタ
ンスＣfとの比である係数（Ｃｉ/Ｃf）を乗算した電圧
の和の大きさを有し、極性が反転された出力電圧Ｖout
が出力されることとなる。

【００４９】また、上記においては２つの入力電圧が印
加される場合について説明したが、上記の関係は任意の
個数の電圧が入力される場合にも成立するものであり、
次の式（１３）のように一般的に表わすことができる。

【数９】 なお、前記Ｂ点の電圧Ｖbは、通常、ダイナミックレン
ジを最大とするために、電源電圧Ｖddの１／２、すなわ
ち、Ｖb＝Ｖdd／２となるようになされている。

【００５０】なお、上記図３の（ａ）に示した反転増幅
器ＩＮＶにおいては、抵抗Ｒ１およびＲ２を用いること
によりＣＭＯＳインバータ９３のゲインを抑制して、発
振を防止していたが、他の構成を採用することによって
も、反転増幅器ＩＮＶの発振を防止することができる。

【００５１】図３の（ｂ）はこのような反転増幅器ＩＮ
Ｖの構成の一例を示す図である。この図に示すように、
この反転増幅器ＩＮＶにおいては、最終段の一つ前の段
のＣＭＯＳインバータ９３の入出力間に抵抗Ｒとキャパ
シタンスＣとの直列回路を接続している。この抵抗Ｒと
キャパシタンスＣとの直列回路は、ＣＭＯＳインバータ
９３に対するネガティブフィードバック回路として動作
し、ＣＭＯＳインバータ９３の負荷となるため、反転増
幅器ＩＮＶのゲインを抑制することとなる。これによ
り、抵抗Ｒ１およびＲ２による貫通電流が流れる前記図
３の（ａ）に示した場合と比較して、より消費電力の少
ないニューロ演算回路を構成することが可能となる。

【００５２】このようなニューロ演算回路は、前記式
（１３）に示す出力電圧Ｖoutを高精度に出力すること
ができるため、この回路を使用して、多種類の演算回路
または機能回路を実現することができる。このニューロ
演算回路を使用して構成された各種の回路について、図
４を参照して説明する。図４の（ａ）はニューロ演算回
路を使用したサンプルホールド回路の構成例を示す図で
ある。前記サンプルホールド回路２１〜２４を、この図
４の（ａ）に記載したアナログ型のサンプルホールド回
路により構成することにより、低消費電力のものとする
ことができる。

【００５３】図４の（ａ）において、Ｖinは入力電圧、
ＳＷはサンプリングスイッチ回路、Ｃinは前記反転増幅
器ＩＮＶの入力に直列に接続された入力キャパシタン
ス、Ｃfは前記フィードバックキャパシタンス、Ｖoutは
出力電圧である。なお、ここで、前記入力キャパシタン
スＣinとフィードバックキャパシタンスＣfは同一の容
量を有するものとされている。また、前記サンプリング
スイッチ回路ＳＷは例えばＭＯＳトランジスタを用いた
アナログスイッチ回路、例えばＣＭＯＳトランスミッシ
ョンゲートなどにより構成されている。

【００５４】図４の（ａ）から明らかなように、このサ
ンプルホールド回路は前記図３の（ａ）に示したニュー
ロ演算回路において入力端子を一つだけとした場合に相
当している。また、入力キャパシタンスＣinの値とフィ
ードバックキャパシタンスＣfの値とは等しい値に設定
されているため、前記式（１２）より、その出力電圧Ｖ
outはＶout＝−Ｖinとなる。すなわち、前記サンプリン
グスイッチＳＷが閉成されているときは、高精度の反転
増幅器として動作する。

【００５５】そこで、最初は前記サンプリングスイッチ
ＳＷを閉成しておき、サンプリングタイミングにおいて
該サンプリングスイッチＳＷを開放することにより、該
開放された時点における入力電圧の極性の反転した電圧
がこのサンプルホールド回路の出力端子から出力され、
次に前記サンプリングスイッチが閉成されるまでその電
圧が保持されることとなる。このようにして、高精度か
つ低消費電力のサンプルホールド回路を構成することが
できる。

【００５６】次に、前記ニューロ演算回路を使用した乗
算回路の構成例を図４の（ｂ）に示す。この図におい
て、Ｖinは入力電圧、Ｖrefは基準電位であり、Ｖref＝
Ｖdd／２＝Ｖbとされている。また、ＭＵＸ１〜ＭＵＸ
ｎはその第１の入力端子が前記入力電圧Ｖinに接続さ
れ、その第２の入力端子が前記基準電位Ｖrefに接続さ
れたキャパシタンス切替用マルチプレクサであり、それ
らの出力端子はそれぞれ入力キャパシタンスＣ₁〜Ｃ_nに
接続されている。また、前記各キャパシタンス切替用マ
ルチプレクサＭＵＸ₁〜ＭＵＸ_nにはそれぞれ制御信号ｄ
₁〜ｄ_nが印加されており、この制御信号ｄ_i(ｉ＝１〜
ｎ）の値が「１」であるときに、前記第１の入力端子に
印加されている入力電圧Ｖinが選択されて対応する入力
キャパシタンスＣ_iに印加され、前記制御信号ｄ_iの値が
「０」であるときには、前記基準電位Ｖref（＝Ｖｂ）
が選択されるようになされている。また、各入力キャパ
シタンスＣ₁〜Ｃ_nの他端は反転増幅器ＩＮＶの入力側の
点Ｂに接続されており、反転増幅器ＩＮＶの出力側と入
力側との間にはフィードバックキャパシタンスＣfが接
続されている。

【００５７】ここで、前記入力キャパシタンスＣ₁〜Ｃ_n
の容量は、次の式（１４）に示す関係を満たすように、
すなわち、各入力キャパシタンスＣ₁〜Ｃ_nの容量の比が
２のべき乗となるようになされている。

【数１０】

【００５８】したがって、この場合の電荷保存式は次の
式（１５）のようになる。

【数１１】 ここで、Ｖref＝Ｖbであるから、出力電圧Ｖoutは次の
式（１６）で表される。

【数１２】

【００５９】すなわち、各ビットがそれぞれ制御信号ｄ
₁〜ｄ_nに対応するｎビットの２進数とＶbを基準とする
入力電圧（Ｖin−Ｖb）との乗算結果が、Ｖbを基準とす
る出力電圧（Ｖout−Ｖb）として得られることとなる。
したがって、この乗算回路を用い、ｎビットのデジタル
係数と入力アナログ信号電圧との乗算を直接に行なうこ
とができる。

【００６０】次に、前述したニューロ演算回路を使用し
た加減算回路の一構成例を図４の（ｃ）に示す。この図
において、Ｖ₁〜Ｖ₄はそれぞれ入力端子（およびその入
力電圧）、Ｃ₁〜Ｃ₄はそれぞれ前記入力端子Ｖ₁〜Ｖ₄に
接続された入力キャパシタンスである。なお、入力端子
の数はこれに限られることはなく、任意の個数とするこ
とができる。

【００６１】また、ＩＮＶ１は第１の前述した反転増幅
器、ＩＮＶ２は第２の前述した反転増幅器、Ａ、Ｂはそ
れぞれ前記反転増幅器ＩＮＶ１およびＩＮＶ２の入力側
の点、Ｃf₁およびＣf₂はそれぞれ前記反転増幅器ＩＮＶ
１およびＩＮＶ２のフィードバックキャパシタンス、Ｃ
cは前記第１の反転増幅器ＩＮＶ１の出力側と前記第２
の反転増幅器ＩＮＶ２の入力側Ｂとの間に挿入された結
合キャパシタンスである。また、前記入力キャパシタン
スＣ₁〜Ｃ₄の容量は全て等しいものとされており、その
容量をＣinとする。さらに、結合キャパシタンスＣcの
容量は前記フィードバックキャパシタンスＣf₂の容量と
等しくされており、かつ、前記フィードバックキャパシ
タンスＣf₁とＣf₂の容量も等しくされている。すなわ
ち、Ｃc＝Ｃf₁=Ｃf₂とされている。

【００６２】このような構成において、第１の反転増幅
器ＩＮＶ１の出力側には、前記式（１２）より、次の式
（１７）に示す出力電圧Ｖａが得られる。

【数１３】

【００６３】したがって、前記反転増幅器ＩＮＶ２の出
力端子には、次の式（１８）に示す出力電圧Ｖoutが得
られる。

【数１４】 すなわち、Ｖbを基準とするこの加算回路の出力電圧
（Ｖout−Ｖb）は、入力端子Ｖ₁，Ｖ₂からの入力電圧を
加算し、入力端子Ｖ₃，Ｖ₄から入力される入力電圧を減
算した電圧の（Ｃ₁/Ｃf₂）倍の電圧となる。このように
して、高精度かつ低消費電力の加減算回路を実現するこ
とができる。なお、上記においては、正入力、負入力と
もに２入力の場合について説明したが、入力端子の数は
これに限られることはなく、任意の個数とすることがで
きる。

【００６４】［２．１．１アナログ演算回路のリフレッ
シュ］上述したようなニューロ演算回路を使用すること
により、高速かつ低消費電力の演算回路を構成すること
ができる。しかしながら、このニューロ演算回路のよう
なアナログ型演算回路においては、動作中にインバータ
やキャパシタンスに電荷残留が生じ、これによりオフセ
ット電圧が発生して出力精度が劣化するという問題点が
ある。そこで、このオフセット電圧を解消すること、す
なわち、演算回路のリフレッシュが必要となる。

【００６５】このようなリフレッシュ手段を設けた前記
アナログ型演算回路について、図５を参照して説明す
る。この図は、前記図３に示したニューロ演算回路にリ
フレッシュ手段を設けた一構成例を示している。この図
において、前記図３に示したニューロ演算回路と同一の
構成要素には同一の符号を付し、その説明は省略するこ
ととする。この図に示すように、このアナログ型演算回
路においては、前記入力キャパシタンスＣ₁およびＣ₂に
基準電位Ｖref（＝Ｖb）を入力電圧として印加するスイ
ッチＳＷ1rおよびＳＷ2rが設けられているとともに、前
記フィードバックキャパシタンスＣfを短絡するスイッ
チＳＷrが設けられている。これらのスイッチＳＷ1r、
ＳＷ2rおよびＳＷrは、リフレッシュ信号refによりその
導通非導通が制御されるようになされており、例えばこ
の信号refがハイレベルの時に導通されるようになされ
ている。また、各入力キャパシタンスＣ₁およびＣ₂とそ
れぞれ対応する電圧入力端子との間には、スイッチＳＷ
1およびＳＷ2が挿入されており、各スイッチＳＷ1およ
びＳＷ2は前記リフレッシュ信号REFの反転信号（反転RE
F）が制御信号として供給されている。

【００６６】このように構成されたアナログ型演算回路
において、前記制御信号REFがローレベルとされている
通常動作時には、前記スイッチＳＷ1r、ＳＷ2rおよびＳ
Ｗrが開放され、前記スイッチＳＷ1およびＳＷ2が導通
状態とされ、前記図３に示したアナログ型演算回路と同
一の動作が実行される。

【００６７】また、前記制御信号REFがハイレベルとさ
れるリフレッシュ時には、前記スイッチＳＷ1r、ＳＷ2r
およびＳＷrが閉成されるとともに、前記スイッチＳＷ1
およびＳＷ2が開放されて、前記入力キャパシタンスＣ₁
およびＣ₂の入力側に、それぞれ基準電位Ｖrefが印加さ
れ、また、前記フィードバックキャパシタンスＣfは短
絡されることとなる。これにより、前記入力キャパシタ
ンスＣ₁、Ｃ₂およびフィードバックキャパシタンスＣf
に蓄積された残留電荷を解消することができる。

【００６８】なお、以上は、前記図３に示したアナログ
演算回路をリフレッシュ可能とした場合を説明したが、
前記図４に示した各回路においても、同様に構成するこ
とにより、リフレッシュ可能な回路とすることができ
る。

【００６９】以下、本発明の信号受信装置における位相
補正ブロック１４の構成について詳細に説明する。

【００７０】［２．２ 位相誤差算出ブロック３１〜３
４］前述したように、前記位相誤差算出ブロック３１〜
３４は、いずれも同一の構成とされており、それぞれに
対応するパスのパイロットシンボルの受信信号に含まれ
ている位相誤差（前記式（１））を算出し、その平均値
（式（２））を算出する。この位相誤差算出ブロックの
機能構成の概略を図６に示す。この図において、５１、
５２、５３および５４はいずれも乗算器であり、前記入
力端子１９から入力される対応するパスのベースバンド
の受信信号Ｐｉ、Ｐｑと前記パイロットシンボル格納レ
ジスタ３９から出力されるパイロットシンボルの送信デ
ータに対応する信号Ｉｉ、Ｉｑとを、それぞれ乗算す
る。

【００７１】すなわち、前記乗算器５１においては、当
該パスの受信信号のＩ成分Ｐｉと前記パイロットシンボ
ルの送信データのＩ成分Ｉｉとが乗算されてＰｉＩｉが
出力される。同様に、前記乗算器５２では当該パスの受
信信号のＱ成分Ｐｑと前記パイロットシンボルの送信デ
ータのＩ成分Ｉｉとが乗算されてＰｑＩｉが出力され、
前記乗算器５３では受信信号Ｐｉと送信データのＱ成分
Ｉｑとが乗算されてＰｉＩｑが出力され、前記乗算器５
４では前記受信信号Ｐｑと前記送信データＩｑとが乗算
されてＰｑＩｑが出力される。

【００７２】このように、これらの乗算器５１〜５４に
おいては、アナログの受信信号Ｐｉ、Ｐｑとデジタルの
送信データＩｉ、Ｉｑとの乗算が行われる。前述したよ
うに、各シンボルはＱＰＳＫ変調方式により情報変調さ
れるため、送信データＩｉ、Ｉｑは、それぞれ＋１ある
いは−１のいずれかの値とされている。したがって、こ
の乗算は、受信信号ＰｉおよびＰｑと＋１あるいは−１
との乗算となり、後述するように、これらの乗算器は、
後続する加算器５５および５６内に含まれた形で実現す
ることができる。

【００７３】前記加算器５５には、前記乗算器５１の出
力ＰｉＩｉと前記乗算器５４の出力ＰｑＩｑとが入力さ
れ、それらが４パイロットシンボル（１パイロットシン
ボルブロック）分加算される。すなわち、この加算器５
５において、１パイロットシンボルブロック内の４つの
パイロットシンボルの位相誤差のＩ成分の積分が行わ
れ、各パイロットシンボルに含まれている位相誤差の平
均値のＩ成分が算出される。同様に、前記加算器５６に
は、前記乗算器５３の出力ＰｉＩｑの極性の反転された
信号と前記乗算器５２の出力ＰｑＩｉが入力され、各パ
イロットシンボル毎に４シンボル分加算される。これに
より、この加算器５６において、１パイロットシンボル
ブロック内の各パイロットシンボルの位相誤差のＱ成分
の積分が行われ、それらの平均値が算出される。

【００７４】このような動作を実行するために、前記加
算器５５および５６には、図６の（ｂ）に示すような各
スロットごとにパイロットシンボルブロックの信号が受
信される４シンボルの期間だけ、制御信号（サンプリン
グクロック）が印加されている。この制御信号（サンプ
リングクロック）は、図６の（ｃ）に示す、フレーム同
期信号、スロット同期信号およびシンボル同期信号に基
づいて、前記制御信号生成部４１により生成される。各
加算器５５および５６は、この制御信号のハイレベルの
ときに対応するシンボルの位相誤差信号をサンプリング
して取り込み、ローレベルのときにその加算結果をホー
ルドするように動作する。したがって、図６の（ｂ）に
示されているように、第４シンボル目のローレベルとな
った後は、次のスロットの第１シンボルに同期してハイ
レベルとなるまで、４シンボル分の加算結果がホールド
されていることとなる。

【００７５】図７は、前記加算器５５および５６におい
て積分処理（この場合には平均値算出処理）が実行され
る様子を説明するための図である。この図において、
（ａ）はパイロットシンボルブロックの第１番目のシン
ボルが入力されている時点における加算器の様子を示す
図であり、（ｂ）はパイロットシンボルブロックの第２
番目のシンボルが入力されている時点における加算器の
様子を示す図、（ｃ）は前記制御信号を詳細に説明する
図である。

【００７６】図７の（ａ）に示すように、この加算器５
５あるいは５６は、前記図３に示したアナログ型の演算
回路により構成されており、前記図３と同一の構成要素
には、同一の番号を付し、説明を省略することとする。
複数個の入力キャパシタンスＣ１〜Ｃ４には、それぞれ
入力スイッチＳ１〜Ｓ４を介して入力信号が印加され
る。各入力スイッチＳ１〜Ｓ４はそれぞれ対応する制御
信号ＣＴＬ１〜ＣＴＬ４（図７の（ｃ））により、その
開閉が制御されるようになされている。

【００７７】ここで、前記入力キャパシタンスＣ１〜Ｃ
４の容量と、前記フィードバックキャパシタンスＣｆの
容量との間に次のような関係があるものとする。

【数１５】

【００７８】ここで、図７（ａ）に示すように、パイロ
ットシンボルブロックの第１番目のシンボルに同期した
制御信号ＣＴＬ１がハイレベルのときには、前記入力ス
イッチＳ１が導通され、前記入力キャパシタンスＣ１に
その時点における入力信号が印加される（このときの入
力信号の値をＶ１とする）。このとき、前記反転増幅器
ＩＮＶの出力には、前記式（１２）より、Ｖbを基準と
する入力信号（Ｖ１−Ｖb）に対応する出力電圧Ｖout−
Ｖb＝−（Ｖ１−Ｖb）／４が得られる。

【００７９】次に、前記制御信号ＣＴＬ１がローレベル
となり、前記制御信号ＣＴＬ２がハイレベルとなると、
前記入力キャパシタンスＣ１が開放され、前記入力キャ
パシタンスＣ２が導通となって、その時点、すなわち、
パイロットシンボルブロックの第２番目のシンボルに対
応する入力（この入力電圧をＶ２とする）が前記入力キ
ャパシタンスＣ２に印加される。図７の（ｂ）はこのと
きの様子を示す図である。このとき、前記反転増幅器Ｉ
ＮＶの出力電圧Ｖoutは、前記式（１２）より、Ｖout−
Ｖb＝−｛（Ｖ１−Ｖb）＋（Ｖ２−Ｖb）｝／４とな
る。

【００８０】以下同様にして、パイロットシンボルブロ
ックの第３番目のシンボルが入力される時点において
は、前記制御信号ＣＴＬ３により、前記入力スイッチＳ
３が導通状態とされ、この時点の入力信号Ｖ３が入力キ
ャパシタンスＣ３を介して入力され、さらに、第４番目
のシンボルが入力される時点においては、制御信号ＣＴ
Ｌ４により、入力スイッチＳ４が導通され、対応する入
力電圧Ｖ４が前記入力キャパシタンスＣ４を介して印加
されることとなる。このとき、前記式（１２）により、
前記反転増幅器ＩＮＶの出力電圧Ｖoutは、Ｖout−Ｖb
＝−｛（Ｖ１＋Ｖ２＋Ｖ３＋Ｖ４）／４−Ｖb｝とな
り、前記各時点における入力信号の平均値が出力される
こととなる。

【００８１】ここで、前記入力信号としては、前記図６
に示す乗算器５１〜５４の出力ＰｉＩｉ、ＰｉＩｑ、Ｐ
ｑＩｉおよびＰｑＩｑのいずれかが入力されることとな
る。そこで、この加算器を前記各入力対応に設けて前記
図６に示す加算器５５および５６を構成することができ
る。

【００８２】［２．２．１ 加算器５５、５６］図８
は、この位相誤差算出ブロックにおける前記加算器５
５、５６の実際の構成例を示す図である。この図におい
て、ＩＮＶ１およびＩＮＶ２は、いずれも前述した反転
増幅器であり、この直列に接続された第１の反転増幅器
ＩＮＶ１と第２の反転増幅器ＩＮＶ２とにより、前記図
４（ｃ）に示した加減算回路が構成されている。Ｃ₁₁〜
Ｃ₁₄およびＣ₂₁〜Ｃ₂₄は前記第１の反転増幅器ＩＮＶ１
の入力側に接続された入力キャパシタンス、Ｃ₃₁〜Ｃ₃₄
およびＣ₄₁〜Ｃ₄₄は前記第２の反転増幅器ＩＮＶ２の入
力側に接続された入力キャパシタンスである。

【００８３】また、Ｃｆ₁およびＣｆ₂は、それぞれ、前
記第１の反転増幅器ＩＮＶ１および第２の反転増幅器Ｉ
ＮＶ２のフィードバックキャパシタンス、Ｃｃは前記第
１の反転増幅器ＩＮＶ１の出力側と前記第２の反転増幅
器ＩＮＶ２の入力側との間に接続される結合キャパシタ
ンスである。これらの各キャパシタンスは、次のような
容量比とされている。

【数１６】

【００８４】また、スイッチＳＷｊおよびＳＷｋは、そ
れぞれ、前記フィードバックキャパシタンスＣｆ₁およ
びＣｆ₂に並列に接続されたリフレッシュ用のスイッチ
であり、ＭＵＸｃは、前記結合キャパシタンスＣｃの入
力側を前記第１の反転増幅器ＩＮＶ１の出力側と基準電
位Ｖrefとに選択して接続するためのマルチプレクサで
ある。そして、前記スイッチＳＷｊ、ＳＷｋおよびマル
チプレクサＭＵＸｃには、この位相誤差算出ブロックの
リフレッシュを制御するためのリフレッシュ信号REF1が
制御信号として供給されている。ここで、Ｖref＝Ｖbと
されている。

【００８５】ＩＮ１およびＩＮ２は第１および第２の信
号入力端子であり、前記複素型マッチドフィルタの出力
がこれら信号入力端子ＩＮ１およびＩＮ２に接続されて
いる。この図８に示す位相誤差算出ブロックがＩ成分用
の加算器であるときには、前記第１の信号入力端子ＩＮ
１に当該パスのベースバンド受信信号のＶbを基準とす
るＩ成分（Ｐｉ＋Ｖb）が入力され、前記第２の信号入
力端子ＩＮ２に当該パスのベースバンドの受信信号のＶ
bを基準とするＱ成分（Ｐｑ＋Ｖb）が入力される。一
方、この位相誤差算出ブロックがＱ成分用の加算器であ
るときには、前記第１の信号入力端子ＩＮ１に当該パス
のベースバンド受信信号のＱ成分（Ｐｑ＋Ｖb）が入力
され、前記第２の信号入力端子ＩＮ２にＩ成分（Ｐｉ＋
Ｖb）が入力される。

【００８６】前記各入力キャパシタンスＣ₁₁〜Ｃ₁₄、Ｃ
₂₁〜Ｃ₂₄、Ｃ₃₁〜Ｃ₃₄およびＣ₄₁〜Ｃ₄₄には、図示する
ように、それぞれ２個ずつの入力スイッチＳＷa1〜ＳＷ
i4が接続されている。前記入力キャパシタンスＣ₁₁に
は、図示するように、前記第１の信号入力端子ＩＮ１に
接続されたスイッチＳＷa1と基準電位Ｖrefに接続され
たスイッチＳＷf1が接続されている。同様に、前記第１
の反転増幅器ＩＮＶ１の入力側に接続された入力キャパ
シタンスＣ₁₂〜Ｃ₁₄には、前記第１の信号入力端子ＩＮ
１に接続されたスイッチＳＷa2〜ＳＷa4が接続され、前
記基準電位Ｖrefに接続されたスイッチＳＷf2〜ＳＷf4
が接続されている。

【００８７】そして、前記スイッチＳＷa1には、制御信
号として、(反転REF1)*DSHCTLx*CTL1*Iiが供給され、前
記スイッチＳＷf1には、REF1+(DSHCTLx*CTL1*(反転Ii))
が供給されている。ここで、REF1はこの位相誤差算出ブ
ロックをリフレッシュするためのリフレッシュ信号、DS
HCTLx（xは１〜４）は、前記パス選択ブロック１２から
出力されるパスｘに対応したサンプリング信号、CTL1は
前記図７（ｃ）に示す第１番目のパイロットシンボルに
対応する制御信号、Iiは、前記パイロットシンボル格納
レジスタ３９（図２）から各パイロットシンボルの受信
タイミングに応じて順次出力される対応する送信信号ベ
クトルのＩ成分の値である。なお、前述した図６におい
ては、IiおよびIqを”＋１”あるいは”−１”の値をと
る数値として使用したが、ここでは、IiおよびIqは、”
１”あるいは”０”の値をとる論理値として使用されて
いる。対応関係としては、”１”→”＋１”、”０”
→”−１”が成立する。

【００８８】以下同様に各スイッチＳＷa2〜ＳＷa4およ
びＳＷf1〜ＳＷf4にそれぞれ対応する制御信号が供給さ
れており、スイッチＳＷa4には制御信号(反転REF1)*DSH
CTLx*CTL4*Iiが、スイッチＳＷf4には制御信号REF1+(DS
HCTLx*CTL4*(反転Ii))が供給されている。

【００８９】このように、リフレッシュ信号REF1が
「０」とされている通常動作時においては、前記第１の
反転増幅器ＩＮＶ１の入力側に接続された入力キャパシ
タンスＣ₁₁〜Ｃ₁₄には、当該パスに対応する受信タイミ
ング（これは、前記制御信号DSHCTLxにより指定され
る）に、それぞれ対応するパイロットシンボル、すなわ
ち、入力キャパシタンスＣ₁₁は当該パイロットシンボル
ブロックの第１番目のパイロットシンボル、入力キャパ
シタンスＣ₁₂は第２番目のパイロットシンボル、入力キ
ャパシタンスＣ₁₃は第３番目のパイロットシンボル、入
力キャパシタンスＣ₁₄は第４番目のパイロットシンボル
のタイミング（これは、前記制御信号CTL1〜CTL4により
指定される）で、対応する前記スイッチＳＷaiあるいは
ＳＷfi（ｉ＝１〜４）が駆動されるようになされてい
る。

【００９０】そして、当該パイロットシンボルに対応す
る送信データＩｉが「１」のときは、そのタイミングに
対応するスイッチＳＷai（ｉ＝１〜４）が導通制御され
て、前記第１の入力信号端子Ｉｎ１からの入力信号が当
該入力キャパシタンスＣ_1i（ｉ＝１〜４）を介して前記
第１の反転増幅器ＩＮＶ１の入力側に印加されることと
なる。一方、当該パイロットシンボルに対応する送信デ
ータＩｉが「０」のときには、対応する前記スイッチＳ
Ｗfi（ｉ＝１〜４）が導通制御され、前記第１の反転増
幅器ＩＮＶ１の入力側には、基準電位Ｖrefが供給され
る。

【００９１】また、前記リフレッシュ信号REF1が「１」
（ハイレベル）とされているリフレッシュ動作時には、
前記スイッチＳＷf1〜ＳＷf4がいずれも導通制御され、
基準電位Ｖrefが各入力キャパシタンスＣ₁₁〜Ｃ₁₄（第
１の入力キャパシタンス群）に印加されることとなる。

【００９２】前記第１の反転増幅器ＩＮＶ１の入力側に
接続された入力キャパシタンスＣ₂₁〜Ｃ₂₄（第２の入力
キャパシタンス群）に対しては、それぞれ、スイッチＳ
Ｗb1〜ＳＷb4とＳＷg1〜ＳＷg4が接続されている。そし
て、各スイッチＳＷb1〜ＳＷb4の他方は、前記第２の信
号入力端子Ｉｎ２に接続され、スイッチＳＷg1〜ＳＷg4
の他方は、前記基準電位Ｖrefに接続されている。そし
て、前記スイッチＳＷb1〜ＳＷb4には、それぞれ、対応
する制御信号(反転REF1)*DSHCTLx*CTL1*Iq〜(反転REF1)
*DSHCTLx*CTL4*Iqが供給されており、前記スイッチＳＷ
g1〜ＳＷg4には、対応する制御信号REF1+(DSHCTLx*CTL1
*(反転Iq))〜REF1+(DSHCTLx*CTL4*(反転Iq))が供給され
ている。

【００９３】そして、前述した場合と同様に、通常動作
時において、当該パイロットシンボルに対応する送信デ
ータのＱ成分Ｉｑが「１」のときには、そのタイミング
に対応する前記スイッチＳＷbi（ｉ＝１〜４）を介し
て、前記第２の入力端子Ｉｎ２の入力電圧が対応する入
力キャパシタンスＣ_2iに印加される。一方、対応する送
信データのＱ成分Ｉｑが「０」のときは、対応する前記
スイッチＳＷfi（ｉ＝１〜４）を介して、前記基準電位
Ｖrefが対応するキャパシタンスＣ_2iに印加されること
となる。

【００９４】前記第２の反転増幅器ＩＮＶ２の入力側に
は、入力キャパシタンスＣ₃₁〜Ｃ₃₄（第３の入力キャパ
シタンス群）および入力キャパシタンスＣ₄₁〜Ｃ₄₄（第
４の入力キャパシタンス群）が接続されている。そし
て、前述した各入力キャパシタンスＣ₁₁〜Ｃ₁₄およびＣ
₂₁〜Ｃ₂₄と同様に、これらの各入力キャパシタンスＣ₃₁
〜Ｃ₃₄およびＣ₄₁〜Ｃ₄₄にも、それぞれ２個ずつのスイ
ッチが接続されている。

【００９５】第３の入力キャパシタンス群（Ｃ₃₁〜
Ｃ₃₄）には、それぞれ、前記第１の信号入力端子Ｉｎ１
に接続されたスイッチＳＷc1〜ＳＷc4のうちの対応する
スイッチと、前記基準電位Ｖrefに接続されたスイッチ
ＳＷh1〜ＳＷh4のうちの対応する一つのスイッチが接続
されている。そして、前記スイッチＳＷc1〜ＳＷc4に
は、それぞれ、制御信号(反転REF1)*DSHCTLx*CTL1*(反
転Ii)〜(反転REF1)*DSHCTLx*CTL4*(反転Ii)が供給され
ており、前記スイッチＳＷh1〜ＳＷh4には、それぞれ、
制御信号REF1+(DSHCTLx*CTL1*Ii)〜REF1+(DSHCTLx*CTL4
*Ii)が供給されている。

【００９６】したがって、この第２の反転増幅器ＩＮＶ
２の入力側に接続されている第３の入力キャパシタンス
群（Ｃ₃₁〜Ｃ₃₄）には、リフレッシュ信号REF1が「０」
（ローレベル）とされる通常動作時において、当該パス
のパイロットシンボルに対応する送信データのＩ成分Ｉ
ｉが「０」のときに、前記第１の信号入力端子Ｉｎ１か
ら入力される対応する受信信号が印加され、前記送信デ
ータのＩ成分Ｉｉが「１」のときには、前記基準電位Ｖ
refが印加されることとなる。なお、前記リフレッシュ
信号REF1が「１」（ハイレベル）とされるリフレッシュ
時には、前記基準電位Ｖrefが印加されることとなる。

【００９７】また、前記第４の入力キャパシタンス群
（Ｃ₄₁〜Ｃ₄₄）には、それぞれ、前記第２の信号入力端
子Ｉｎ２に接続されたスイッチＳＷd1〜ＳＷd4のうちの
対応するスイッチと、前記基準電位Ｖrefに接続された
スイッチＳＷi1〜ＳＷi4のうちの対応するスイッチが接
続されている。そして、前記スイッチＳＷd1〜ＳＷd4に
は、それぞれ、制御信号(反転REF1)*DSHCTLx*CTL1*(反
転Iq)〜(反転REF1)*DSHCTLx*CTL4*(反転Iq)が印加され
ており、前記スイッチＳＷi1〜ＳＷi4には、それぞれ制
御信号REF1+(DSHCTLx*CTL1*Iq)〜REF1+(DSHCTLx*CTL4*I
q)が供給されている。

【００９８】これにより、この第２の反転増幅器ＩＮＶ
２の入力側に接続されている第４の入力キャパシタンス
群（Ｃ₄₁〜Ｃ₄₄）には、通常動作時には、当該パスのパ
イロットシンボルに対応する送信データのＱ成分Ｉｑが
「０」（ローレベル）のときに、前記第２の信号入力端
子からの入力信号電圧が印加され、Ｑ成分Ｉｑが「１」
（ハイレベル）のときに、前記基準電位Ｖrefが印加さ
れる。また、リフレッシュ信号REF1が「１」（ハイレベ
ル）のときは、基準電位Ｖrefが印加される。

【００９９】なお、前記式（１）に示したように、誤差
ベクトルの直交成分（Ｑ成分）は、Ｐｑ・Ｉｉ−Ｐｉ・
Ｉｑで表され、第２項に負符号があるため、この加算器
がＱ側の演算を行うものであるときには、前記パイロッ
トシンボル格納レジスタ３９から供給される当該シンボ
ルの送信データのＱ成分Ｉｑは、その極性を反転した
形、すなわち、反転Ｉｑとされて、この加算器の制御信
号とされる。

【０１００】［２．２．１．１ 通常動作時における動
作］リフレッシュ信号REF1が「０」とされる通常動作時
の動作について説明する。前述したように、この図８に
示した位相誤差算出ブロックは、前記図６に関して説明
したように、前記乗算器５１および５３と加算器５５か
らなる位相誤差のＩ成分を算出するブロック、あるい
は、前記乗算器５２、５４と加算器５６とからなる位相
誤差のＱ成分を算出するブロックのいずれかとして使用
される。

【０１０１】位相誤差のＩ成分を算出するブロックとし
て使用されている場合は、１パイロットシンボルの受信
信号から位相誤差のＩ成分、すなわち、前記式（１）に
おける実部（Ｐｉ・Ｉｉ＋Ｐｑ・Ｉｑ）を算出し、当該
パイロットシンボルブロックに含まれる４パイロットシ
ンボル分の平均値、すなわち、前記式（２）における実
部の算出処理を行う。

【０１０２】一方、位相誤差のＱ成分を算出するブロッ
クとして使用されている場合は、１パイロットシンボル
の受信信号から位相誤差のＱ成分、すなわち、前記式
（１）における虚部（Ｐｑ・Ｉｉ−Ｐｉ・Ｉｑ）を算出
し、当該パイロットシンボルブロックに含まれる４パイ
ロットシンボル分の平均値、すなわち、前記式（２）に
おける虚部を算出処理を行う。

【０１０３】［２．２．１．１ａ 位相誤差のＩ成分を
算出するブロックである場合］まず、この位相誤差算出
ブロックが前記Ｉ成分を算出するブロックとして使用さ
れている場合について説明する。制御信号DSHCTLx（ｘ
＝１〜４：ｘはパスの番号に対応）は、前述したよう
に、それぞれのパスに対応した逆拡散信号が前記複素型
マッチドフィルタ１０から出力されるタイミングで、前
記マルチパス選択部１２（図１）から出力される信号で
あり、前記位相誤差算出ブロック３１〜３４（図２）に
は、それぞれ、対応する制御信号DSHCTL1〜DSHCTL4が供
給されるようになされている。また、制御信号CTLk（ｋ
＝１〜４：ｋはパイロットシンボルの番号に対応）は、
前記図７（ｃ）に示したように、各スロットに含まれる
パイロットシンボルに同期して発生される信号である。

【０１０４】そして、当該位相誤差算出ブロックに対応
するパスを指定する前記制御信号DSHCTLxが「０」であ
るときには、スイッチＳＷak〜ＳＷhkおよびスイッチＳ
Ｗbk〜ＳＷikはすべてオフとされ、この加算器にはなん
らの入力電圧も印加されない。また、前記パイロットシ
ンボルの信号が受信されている間に出力される制御信号
CTLkが「０」であるときも、同様に、すべてのスイッチ
がオフ状態とされ、なんらの信号電圧も印加されない。
なお、スイッチがオフ状態とされたとき、反転増幅器Ｉ
ＮＶ１およびＩＮＶ２の出力はオフ状態とされる直前の
値を保持している。

【０１０５】さて、パイロットシンボルの信号が受信さ
れるタイミングとなり、前記制御信号CTLk（ｋ＝１〜
４）が「１」となった場合において、前記複素型マッチ
ドフィルタ１０から当該パスの逆拡散信号が出力される
タイミングとなり、前記制御信号DSHCTLxが「１」とな
ったときには、前記パイロットシンボル格納レジスタか
ら出力される当該送信データ（ＩｉおよびＩｑ）の値に
応じて、次のように各スイッチが制御される。まず、前
記制御信号CTL1が「１」、CTL2〜CTL4は「０」であると
きの動作について説明する。

【０１０６】（Ｉｉ＝１、Ｉｑ＝１のとき）当該スロッ
トにおける第１番目のパイロットシンボルの送信データ
のＩ成分Ｉｉが「１」、Ｑ成分Ｉｑが「１」であるとき
には、スイッチＳＷa1、ＳＷh1、ＳＷb1およびＳＷi1が
オンとなり、スイッチＳＷc1、ＳＷf1、ＳＷd1およびＳ
Ｗg1がオフとなる。また、スイッチＳＷa2〜ＳＷa4、Ｓ
Ｗc2〜ＳＷc4、ＳＷf2〜ＳＷf4、ＳＷb2〜ＳＷb4、ＳＷ
d2〜ＳＷd4、ＳＷg2〜ＳＷg4およびＳＷi2〜ＳＷi4は全
てオフとなる。

【０１０７】したがって、前記図８に示したようなスイ
ッチの接続状態となり、前記第１の反転増幅器ＩＮＶ１
には、入力キャパシタンスＣ₁₁を介して第１の信号入力
端子Ｉｎ１から当該パスの受信信号の逆拡散出力のＶb
を基準とするＩ成分（Ｐｉ＋Ｖb）が入力され、入力キ
ャパシタンスＣ₂₁を介して第２の信号入力端子から当該
パスの受信信号の逆拡散出力のＶbを基準とするＱ成分
（Ｐｑ＋Ｖb）が入力される。また、前記第２の反転増
幅器ＩＮＶ２には、入力キャパシタンスＣ₃₁およびＣ₄₁
を介して基準電位Ｖrefが入力される。したがって、前
記図７に関して説明した前記式（１８）により、次の式
（２１）に示す出力が得られる。

【数１７】 この出力（Ｖouti(11)−Ｖb）は、Ｉｉ＝１、Ｉｑ＝１
であるときの、前記式（１）における実部の１／４に一
致している。

【０１０８】（Ｉｉ＝１、Ｉｑ＝０のとき）次に、当該
スロットにおける第１番目のパイロットシンボルの送信
データのＩ成分Ｉｉが「１」、Ｑ成分Ｉｑが「０」であ
るときには、スイッチＳＷa1、ＳＷh1、ＳＷd1およびＳ
Ｗg1がオンとなり、スイッチＳＷc1、ＳＷf1、ＳＷb1お
よびＳＷi1がオフとなる。また、スイッチＳＷa2〜ＳＷ
a4、ＳＷc2〜ＳＷc4、ＳＷf2〜ＳＷf4、ＳＷb2〜ＳＷb
4、ＳＷd2〜ＳＷd4、ＳＷg2〜ＳＷg4およびＳＷi2〜Ｓ
Ｗi4は全てオフとなる。

【０１０９】したがって、前記第１の反転増幅器ＩＮＶ
１には、入力キャパシタンスＣ₁₁を介して第１の信号入
力端子Ｉｎ１から受信信号の逆拡散出力のＶbを基準と
するＩ成分（Ｐｉ＋Ｖb）が入力され、入力キャパシタ
ンスＣ₂₁を介して基準電位Ｖrefが入力される。また、
前記第２の反転増幅器ＩＮＶ２には、入力キャパシタン
スＣ₃₁を介して基準電位Ｖref、入力キャパシタンスＣ
₄₁を介して前記受信信号のＶbを基準とするＱ成分（Ｐ
ｑ＋Ｖb）が入力される。したがって、次の式（２２）
に示す出力が得られる。

【数１８】 この出力（Ｖouti(10)−Ｖb）は、Ｉｉ＝１、Ｉｑ＝−
１であるときの、前記式（１）における実部の１／４に
一致している。

【０１１０】以下、同様にして、Ｉｉ＝０、Ｉｑ＝１の
ときには次の式（２３）に示す出力が得られ、Ｉｉ＝
０、Ｉｑ＝０のときには、式（２４）に示す出力が得ら
れる。

【数１９】

【０１１１】このようにして、制御信号CTL1がハイレベ
ルのときは、この位相誤差のＩ成分を算出するブロック
の出力には、当該スロットにおける第１番目のパイロッ
トシンボルの受信信号と対応する送信データの複素共役
との乗算結果の１／４が出力される。

【０１１２】次に、当該パスの第２番目のパイロットシ
ンボルが受信されるタイミングとなり、制御信号CTL2が
「１」、CTL1、CTL3およびCTL4が「０」とされたときに
は、該第２番目のパイロットシンボルの送信データの値
に応じて、前述と同様に対応する前記スイッチＳＷa2〜
ＳＷi2が導通される。これにより、前記第２の反転増幅
器ＩＮＶ２の出力には、前記第１番目のパイロットシン
ボルから算出した位相誤差のＩ成分と今回算出した第２
番目のパイロットシンボルの位相誤差のＩ成分との和の
１／４が出力される。

【０１１３】以下同様に、当該パスの第３番目のパイロ
ットシンボルが受信されるタイミングにおいては、制御
信号CTL3が「１」となり、当該送信データに対応するス
イッチＳＷa3〜ＳＷi3が導通制御される。これにより、
前記図７に関して説明したように、第１番目〜第３番目
のパイロットシンボルの受信信号から算出された位相誤
差のＩ成分の和の１／４が得られる。

【０１１４】そして、当該パスの第４番目のパイロット
シンボルが受信されるタイミングにおいては、制御信号
CTL4が「１」となり、当該送信データに対応するスイッ
チＳＷa4〜ＳＷi4が導通制御されて、第１〜第４番目の
パイロットシンボル、すなわち、当該スロットに含まれ
ているパイロットシンボルブロックから算出した位相誤
差のＩ成分の平均値が出力される。このようにして、こ
の位相誤差算出ブロックからは、当該スロットに含まれ
るパイロットシンボルから算出したＩ成分の位相誤差の
平均値、すなわち、前記式（２）における実部の値が出
力される。

【０１１５】［２．２．１．１ｂ 位相誤差のＱ成分を
算出するブロックである場合］この位相誤差算出ブロッ
クがＱ成分を算出するブロックとして使用されている場
合には、前記第１の入力信号端子Ｉｎ１にはＰｑ＋Ｖb
が印加され、第２の信号入力端子Ｉｎ２にはＰｉ＋Ｖb
が印加される。

【０１１６】前記制御信号CTL1が「１」、CTL2〜CTL4が
「０」とされているときに、当該パスの第１番目のパイ
ロットシンボルの送信データのＩ成分Ｉｉが「１」、Ｑ
成分Ｉｑが「１」（反転Ｉｑ＝０）であったとする。こ
のときには、スイッチＳＷa1、ＳＷh1、ＳＷd1およびＳ
Ｗg1がオンとなり、スイッチＳＷc1、ＳＷf1、ＳＷb1お
よびＳＷi1がオフとなる。また、スイッチＳＷa2〜ＳＷ
a4、ＳＷc2〜ＳＷc4、ＳＷf2〜ＳＷf4、ＳＷb2〜ＳＷb
4、ＳＷd2〜ＳＷd4、ＳＷg2〜ＳＷg4およびＳＷi2〜Ｓ
Ｗi4は全てオフとなる。

【０１１７】したがって、前記第１の反転増幅器ＩＮＶ
１には、入力キャパシタンスＣ₁₁を介して前記第１の信
号入力端子Ｉｎ１から受信信号のＶbを基準とするＱ成
分（Ｐｑ＋Ｖb）が入力され、入力キャパシタンスＣ₂₁
を介して基準電位Ｖrefが入力される。また、第２の反
転増幅器ＩＮＶ２には、入力キャパシタンスＣ₃₁を介し
て基準電位Ｖrefが入力され、入力キャパシタンスＣ₄₁
を介して第２の信号入力端子Ｉｎ２からの受信信号のＶ
bを基準とするＩ成分（Ｐｉ＋Ｖb）が入力される。

【０１１８】これにより、前述の場合と同様にして、前
記第２の反転増幅器ＩＮＶ２の出力には、次式で示す出
力電圧（Ｖoutq(11)−Ｖb）が得られることとなる。

【数２０】 この出力は、Ｉｉ＝１、Ｉｑ＝１であるときの、前記式
（１）における位相誤差の虚部の１／４に対応してい
る。

【０１１９】以下、同様にして、Ｉｉ＝１、Ｉｑ＝０の
ときは次の式（２６）、Ｉｉ＝０、Ｉｑ＝１のときは次
の式（２７）、Ｉｉ＝０、Ｉｑ＝０のときは次の式（２
８）に示す出力が得られる。

【数２１】 このようにして、制御信号CTL1が「１」のときには、第
１番目のパイロットシンボルから算出した位相誤差のＱ
成分（の１／４）が出力される。

【０１２０】そして、前述の場合と同様に、制御信号CT
L2、CTL3、CTL4が順次「１」とされるにしたがって、対
応するパイロットシンボルの受信信号に含まれている位
相誤差のＱ成分が算出され、制御信号CTL4が「１」とな
ったのちは、それらの平均値が前記第２の反転増幅器の
出力側に出力されていることとなる。

【０１２１】このようにして、前記制御信号CTL4がハイ
レベル「１」となった後は、前記図６（ｂ）に示したよ
うに、位相誤差算出ブロックから、当該スロットにおけ
るパイロットシンボルブロックから算出した位相誤差の
Ｖbを基準とするＩ成分またはＱ成分の平均値が出力さ
れる。

【０１２２】［２．２．１．２ リフレッシュ時の動
作］さて、この加算器のリフレッシュを制御するリフレ
ッシュ信号REF1が「１」（ハイレベル）のときは、前記
スイッチＳＷakおよびＳＷck（ｋ＝１〜４：パイロット
シンボルの番号に対応）がいずれもオフとなり、前記ス
イッチＳＷfkおよびＳＷhkがオンとなる。したがって、
入力キャパシタンスＣ₁₁〜Ｃ₁₄およびＣ₃₁〜Ｃ₃₄の入力
側に基準電位Ｖrefが印加される。また、前記スイッチ
ＳＷbkおよびＳＷdkがいずれもオフとなり、前記スイッ
チＳＷgkおよびＳＷikがオンとなる。したがって、入力
キャパシタンスＣ₂₁〜Ｃ₂₄およびＣ₄₁〜Ｃ₄₄の入力側に
基準電位Ｖrefが印加される。

【０１２３】さらに、前記フィードバックキャパシタン
スＣｆ₁およびＣｆ₂にそれぞれ並列に接続されたスイッ
チＳＷｊおよびＳＷｋもオンとなり、前記マルチプレク
サＭＵＸｃは、基準電位Ｖref側に接続される。したが
って、前述したように各キャパシタンスにおける残留電
荷が解消され、リフレッシュが行われる。これにより、
常に、高精度の演算を行うことができる。

【０１２４】なお、この位相誤差算出ブロックのリフレ
ッシュを行うタイミングについては、後述する位相補正
ベクトル生成ブロックのリフレッシュと密接な関係があ
るため、後で詳細に説明する。

【０１２５】［２．３ 補正ベクトル生成ブロック３５
〜３８］次に、前記補正ベクトル生成ブロック３５〜３
８の構成について説明する。この補正ベクトル生成ブロ
ック３５〜３８は、前記各パスに対応して設けられてお
り、対応する前記位相誤差算出ブロック３１〜３４から
出力される、当該スロットにおけるパイロットシンボル
ブロックの受信信号から算出した位相誤差のＩ成分およ
びＱ成分を入力し、当該パスに対応する前記式（５）〜
（７）に示す補正ベクトルＭを算出するものである。

【０１２６】図９は、この補正ベクトル生成ブロックの
構成を説明するための図であり、同図（ａ）はその入出
力信号を示し、同図（ｂ）はその内部構成を示してい
る。図９の（ａ）に示すように、この補正ベクトル生成
ブロックには、前記対応する位相誤差算出ブロック３１
〜３４から出力されるＩ成分の位相誤差の平均値Ｅｉと
Ｑ成分の位相誤差の平均値Ｅｑとが各スロット毎に入力
され、制御信号により制御されて、前記式（５）〜
（７）に示す当該パスの補正ベクトルＭのＩ成分Ｍｉお
よびＱ成分Ｍｑを生成する。

【０１２７】図９の（ｂ）に示すように、この補正ベク
トル生成ブロックには補正ベクトルのＩ成分Ｍｉを算出
するためのＩ成分用ブロックおよびＱ成分Ｍｑを算出す
るためのＱ成分用ブロックとから構成されている。前記
Ｉ成分用ブロックは、スイッチＳＷaiおよびＳＷbi、第
１の入力キャパシタンスＣ1i、第２の入力キャパシタン
スＣ2i、反転増幅器ＩＮＶｉ、フィードバックキャパシ
タンスＣfiとから構成されており、前記スイッチＳＷai
は、位相誤差のＩ成分Ｅｉの入力端子と前記第１の入力
キャパシタンスＣ1iとの間に、また、前記スイッチＳＷ
biはＥｉの入力端子と前記第２の入力キャパシタンスＣ
2iとの間に挿入されている。

【０１２８】そして、前記スイッチＳＷaiは制御信号CT
La1により制御され、スイッチＳＷbiは制御信号CTLa2に
より制御されるようになされている。さらに、前記フィ
ードバックキャパシタンスＣfiと前記第１および第２の
入力キャパシタンスＣ1i、Ｃ2iとの容量比は、Ｃfi＝２
Ｃ1i＝２Ｃ2iとなるようになされている。

【０１２９】また、前記Ｑ成分Ｍｑを算出するＱ成分用
ブロックは、前記Ｉ成分用のブロックと同様に、スイッ
チＳＷaqおよびＳＷbq、第１の入力キャパシタンスＣ1
q、第２の入力キャパシタンスＣ2q、反転増幅器ＩＮＶ
ｑ、フィードバックキャパシタンスＣfqとから構成され
ており、前記位相誤差算出ブロックのＱ成分の位相誤差
出力Ｅｑに接続されている。また、前記スイッチＳＷaq
およびＳＷbqは、それぞれ前記制御信号CTLa1およびCTL
a2により制御されるようになされている。

【０１３０】図１０は、この位相補正ベクトル生成ブロ
ックの動作を説明するための図であり、同図（ａ）は前
記制御信号CTLa1およびCTLa2のタイミングを説明するた
めのタイミングチャートであり、同図（ｂ）〜（ｄ）は
位相補正ベクトル生成ブロックの動作状態の推移を示す
図である。

【０１３１】図１０の（ａ）に示すように、前記制御信
号CTLa1およびCTLa2は、パイロットシンボルブロックの
最後の（第４番目の）パイロットシンボルと同期して出
力される信号であり、ひとつおきのスロットごとに交互
に出力されるようになされている（なお、破線で示した
信号については、後述する）。したがって、当該スロッ
トにおいて制御信号CTLa1が出力されたときには、次の
スロットにおいて制御信号CTLa2が出力され、その次の
スロットにおいて再び制御信号CTLa1が出力されるよう
になされている。なお、この制御信号CTLa1およびCTLa2
は、前記制御信号生成部４１（図２）において前述した
フレーム同期信号、スロット同期信号、シンボル同期信
号等に基づいて生成される。

【０１３２】図１０の（ｂ）は、あるスロットにおける
最後のパイロットシンボルの時点における、位相補正ベ
クトル生成ブロックの状態を示す図である。この時点に
おいて、前記制御信号CTLa1がハイレベルとなっている
ものとすると、この図に示すように、前記スイッチＳＷ
aiおよびＳＷaqが導通される。これにより、前段の位相
誤差算出ブロックから出力される位相誤差ベクトル平均
値のＶbを基準とするＩ成分（Ｅｉ⁽¹⁾＋Ｖb）が前記Ｉ
成分用ブロックの第１の入力キャパシタンスＣ1iを介し
て前記反転増幅器ＩＮＶｉに入力され、前述した図７
（ａ）の場合と同様に、このＩＮＶｉの出力には、この
入力Ｅｉ⁽¹⁾／２＋Ｖbの電圧が出力される。

【０１３３】また、前段の位相誤差算出ブロックから出
力される位相誤差ベクトル平均値のＶbを基準とするＱ
成分（Ｅｑ⁽¹⁾＋Ｖb）が前記Ｑ成分用ブロックの第１の
入力キャパシタンスＣ1qを介して前記反転増幅器ＩＮＶ
ｑに入力され、同様にして、ＩＮＶｑからはＥｑ⁽¹⁾／
２＋Ｖbが出力される。

【０１３４】次に情報シンボルの第１番目〜第３６番目
のタイミングになると、制御信号CTLa1はローレベルと
なり、制御信号CTLa2もローレベルであるため、図１０
の（ｃ）に示すように、各スイッチはすべて開放状態と
なる。このときには、各入力キャパシタンスの電荷はそ
のまま保持されている。

【０１３５】次に、次のスロットのパイロットシンボル
ブロックの最後のタイミングになると、今度は前記制御
信号CTLa2がハイレベルとなる。これにより、同図
（ｄ）に示すように、前記スイッチＳＷbiおよびＳＷbq
が導通され、このスロットのパイロットシンボルの位相
誤差ベクトルの平均値のＶbを基準とするＩ、Ｑ成分Ｅ
ｉ⁽²⁾＋Ｖb、Ｅｑ⁽²⁾＋Ｖbが、それぞれ、第２の入力キ
ャパシタンスＣ2iおよびＣ2qを介して対応する反転増幅
器ＩＮＶｉおよびＩＮＶｑに入力される。これにより、
前記反転増幅器ＩＮＶｉの出力には、前述の場合と同様
にして、（Ｅｉ⁽¹⁾＋Ｅｉ⁽²⁾）／２＋Ｖb＝Ｍｉ＋Ｖbが
出力される。また、反転増幅器ＩＮＶｑの出力には、
（Ｅｑ⁽¹⁾＋Ｅｑ⁽²⁾）／２＋Ｖb＝Ｍｑ＋Ｖbが出力され
る。

【０１３６】さらに次のスロットのパイロットシンボル
ブロックの最後のシンボルのタイミングにおいては、制
御信号CTLa1が再びハイレベルとなり、前記スイッチＳ
ＷaiおよびＳＷaqが導通される。これにより、当該スロ
ットの位相誤差ベクトルの平均値Ｅｉ⁽³⁾＋ＶbおよびＥ
ｑ⁽³⁾＋Ｖbが、前記入力キャパシタンスＣ1iおよびＣ1q
を介して入力され、反転増幅器ＩＮＶｉからは（Ｅｉ
⁽²⁾＋Ｅｉ⁽³⁾）／２＋Ｖb＝Ｍｉ＋Ｖbが出力され、反転
増幅器ＩＮＶｑからは（Ｅｑ⁽²⁾＋Ｅｑ⁽³⁾）／２＋Ｖb
＝Ｍｑ＋Ｖbが出力されることとなる。このようにし
て、前記式（５）〜（７）に示すＶbを基準とする位相
補正ベクトルＭｉ＋Ｖb、Ｍｑ＋Ｖbが順次演算生成され
る。

【０１３７】なお、この位相補正ベクトル生成ブロック
も前述したように、リフレッシュを行うことが高精度の
演算を行うために必要である。そこで、このリフレッシ
ュ手段が設けられた位相補正ベクトル生成ブロックの構
成例を図１１に示す。なお、この図においては、煩雑さ
を避けるためにＩ成分用ブロックについてのみ詳細に記
載し、同一の構成とされているＱ成分用ブロックについ
ては記載を省略してある。また、前記図９の（ｂ）と同
一の構成要素には同一の番号を付し、説明を省略する。

【０１３８】図１１に示すように、この場合には、前記
入力キャパシタンスＣ1iおよびＣ2iの入力側に、それぞ
れ、基準電位Ｖrefを印加するためのリフレッシュ用ス
イッチＳＷciおよびＳＷdiが設けられており、また、フ
ィードバック用キャパシタンスＣfiを短絡するためのス
イッチＳＷeiが設けられている。そして、これらのスイ
ッチをリフレッシュ信号VMREFにより導通制御するよう
にしている。これにより、リフレッシュ信号VMREFがハ
イレベルとされたときに、前述の場合と同様に、各キャ
パシタンスに蓄積されている残留電荷を解消することが
できる。

【０１３９】［２．４ リフレッシュのタイミング］前
記位相誤差算出ブロックおよび前記位相補正ベクトル生
成ブロックのリフレッシュ動作のタイミングについて、
図１２のタイミングチャートを参照して説明する。図１
２の（ａ）は、１スロット分の受信信号および前記制御
信号CTL1〜CTL4とともに、リフレッシュ信号REF1を示し
た図であり、同図（ｂ）は、前記情報シンボルブロック
の最後の情報シンボル（第３６番目の情報シンボル）の
部分を拡大して示した図である。

【０１４０】この図に示すように、前記位相誤差算出ブ
ロックおよび位相補正ベクトル生成ブロックのリフレッ
シュは、情報シンボルブロックの最後のシンボルに同期
して行うようになされている。ただし、各スロットごと
に必ずリフレッシュを実行するわけではなく、所定時間
ごとに（例えば、１００〜１０００Ｈｚの間隔で）、情
報シンボルの第３６番目に同期してリフレッシュが行わ
れる。

【０１４１】前述したように、前記複素型マッチドフィ
ルタ１０から出力される逆拡散信号は、それぞれのパス
に対応するタイミングでサンプリングされ、Ａ／Ｄ変換
された後、前記遅延ＲＡＭ２６に格納されて４０シンボ
ル時間だけ遅延して出力される。この各パスの情報シン
ボルの逆拡散出力は、１情報シンボルの期間は変化しな
いデータとなっている。前記位相補正ベクトル生成ブロ
ックから出力される位相補正ベクトルＭｉ、Ｍｑと該遅
延ＲＡＭから出力される情報シンボルの逆拡散出力とを
乗算することにより、前述したように、情報シンボルの
位相補正が行われるのであるが、この乗算は、大体１情
報シンボル時間の前半の時間で終了する。したがって、
１スロットの最後の（３６番目の）情報シンボルの後半
の時間には、前記位相補正ベクトルは不要となり、本発
明においては、この期間を利用して前記位相誤差算出ブ
ロックおよび位相補正ベクトル生成ブロックのリフレッ
シュを行うようにしている。

【０１４２】通常、このようなアナログ型演算回路にお
いてリフレッシュを行う場合には、冗長なアナログ演算
回路を設けてリフレッシュ中の演算回路の演算動作を代
替させることが行われていたが、本発明のように、送信
データの構成を利用して、リフレッシュを行うことによ
り、冗長な回路を設けることが不要となり、回路規模を
小さくし、消費電力を低減することが可能となる。

【０１４３】また、前記位相補正ベクトル生成ブロック
は、連続する２つのスロットに含まれるパイロットシン
ボルブロックから算出した位相誤差を格納してそれらの
平均をとることにより位相補正ベクトルを算出している
ため、通常のリフレッシュを行った場合には、次の位相
補正ベクトルの算出に使用する古い方のスロットの位相
誤差をも消去してしまうこととなる。したがって、この
位相補正ベクトル生成ブロックのリフレッシュにおいて
は、古い方のスロットの位相誤差を消去してしまわない
ようにすることが必要である。そこで、本発明において
は、位相補正ベクトル生成ブロックをリフレッシュした
後に、前記位相誤差算出ブロックの出力を位相補正ベク
トル生成ブロックに再ロードするようにしている。

【０１４４】図１２（ｂ）において、３６番目の情報シ
ンボル前半部分の期間は、前述のように、この情報シン
ボルの逆拡散信号の位相補正のための乗算処理が行われ
ている。そして、その後のａで示す期間は、前記位相補
正ベクトル生成ブロックのリフレッシュ信号VMREFがハ
イレベルとされ、前記補正ベクトル生成ブロックのリフ
レッシュが行われる。

【０１４５】そして、その次のｂで示す期間は、補正ベ
クトル生成ブロックに前記位相誤差算出ブロックの出力
を再ロードするために、前記制御信号CTLa1およびCTLa2
が同時にハイレベルとされる。これにより、前記スイッ
チＳＷａｉおよびＳＷｂｉ（図９（ｂ）、図１１）がと
もに導通状態とされ、前記入力キャパシタンスＣ１ｉお
よびＣ２ｉに前記位相誤差算出ブロックからの位相誤差
出力Ｅｉが印加され、リフレッシュにより消去された該
位相誤差出力Ｅｉを再ロードすることができる。また、
Ｑ成分用ブロックについても同様にＥｑが再ロードされ
る。

【０１４６】そして、前記再ロードが終了した後のｃで
示す期間には、前記位相誤差算出ブロックのリフレッシ
ュ信号REF1がハイレベルとされ、前記位相誤差算出ブロ
ックがリフレッシュされる。この期間ｃは、シンボルあ
たりのチップ数Ｎが１２８のときと、Ｎ＝６４のときと
で異なる長さの期間となる。

【０１４７】図１３を参照して、前記３６番目の情報シ
ンボルにおける動作についてさらに説明する。図１３の
（ａ）は受信フレームを表す図であり、Ｐ１〜Ｐ４はパ
イロットシンボルブロック、Ｄ１〜Ｄ４は情報シンボル
ブロックである。図１３の（ｂ）は、前記情報シンボル
ブロックＤ１に含まれている情報シンボルの位相補正処
理が行われている様子を示す図であり、位相補正部４０
において、前記各パスに対応する位相補正ベクトル生成
ブロック３５〜３８から出力される補正ベクトルＭｉ、
Ｍｑと前記遅延ＲＡＭ２６から出力される各パスの４０
シンボル遅延された逆拡散信号との乗算が行われる。こ
のとき、前記遅延ＲＡＭ２６には、情報シンボルブロッ
クＤ１の逆拡散信号が格納されており、また、前記位相
誤差算出ブロック３１〜３４からは、パイロットシンボ
ルブロックＰ２から算出した位相誤差が出力されてい
る。このような状態で、情報シンボルブロックＤ１の第
３６番目の情報シンボルの位相補正演算は、該情報シン
ボルの前半部分で終了する。

【０１４８】続いて、前記図１２の（ｂ）に示したよう
に、位相補正ベクトル生成ブロックのリフレッシュ信号
VMREFがａの期間ハイレベルとなる。このとき、図１３
の（ｃ）に示すように、前記位相補正ベクトル生成ブロ
ック３５〜３８がリフレッシュされる。この位相補正ベ
クトル生成ブロック３５〜３８のリフレッシュが終了し
た後、前記図１２の（ｂ）に示すように、前記制御信号
CTLa1およびCTLa2がｂで示す期間ハイレベルとされる。
このとき、前記位相誤差算出ブロック３１〜３４から
は、前記パイロットシンボルブロックＰ２から検出した
位相誤差Ｅ２が継続して出力されており、図１３の
（ｄ）に示すように、この制御信号CTLa1およびCTLa2に
より、該位相誤差Ｅ２が前記位相補正ベクトル生成ブロ
ック３５〜３８に再ロードされる。

【０１４９】この後のｃで示す期間に、前記位相誤差算
出ブロック３１〜３４のリフレッシュが行われる。この
ようにして、前記位相誤差算出ブロック３１〜３４およ
び前記位相補正ベクトル生成ブロック３５〜３８のリフ
レッシュを行うことができる。

【０１５０】［２．５ 位相補正部４０］前述したよう
に、位相補正部４０は各パスの逆拡散された受信信号Ｄ
ｉ、Ｄｑに前述のようにして算出された位相補正ベクト
ルＭｉ、Ｍｑを乗ずることにより、前記式（８）に示し
た位相補正演算を実行する部分である。図１４は、この
位相補正部４０の機能を説明するための図である。前記
図２に関して説明したように、それぞれ対応するサンプ
ルホールド回路２１〜２４においてサンプルホールドさ
れた前記各パスのＩ、Ｑ両成分の逆拡散信号Ｄｉ^x、Ｄ
ｑ^x（ｘ＝１〜４）は、Ａ／Ｄ変換器２５において例え
ば８ビットのデジタル信号Ｄｉ¹，Ｄｑ¹，…，Ｄｉ⁴，
Ｄｑ⁴に順次変換されて、前記遅延ＲＡＭ２６に記憶さ
れ、４０シンボル時間経過後に順次読み出されて位相補
正部４０に入力される。

【０１５１】位相補正部４０において、前記各パスに対
応する位相補正ベクトル生成ブロック３５〜３８から出
力されるアナログの補正ベクトル信号（Ｍｉ¹、Ｍ
ｑ¹），…，（Ｍｉ⁴、Ｍｑ⁴）と、前記遅延ＲＡＭ２６
から読み出された例えば８ビットの各パスの逆拡散信号
（Ｄｉ¹、Ｄｑ¹），…，（Ｄｉ⁴、Ｄｑ⁴）とを、１シン
ボル時間内に時分割で乗算することにより、位相補正さ
れたアナログの逆拡散信号Ｄhat¹〜Ｄhat⁴のＩ，Ｑ両成
分、Ｄhatｉ¹〜Ｄhatｉ⁴，Ｄhatｑ¹〜Ｄhatｑ⁴が順次出
力される。

【０１５２】ここで、前記式（８）に示したように、位
相補正された逆拡散信号のＩ成分ＤhatｉはＤｉＭｉ＋
ＤｑＭｑ、Ｑ成分ＤhatｑはＤｑＭｉ−ＤｉＭｑであ
り、逆拡散信号Ｄｉ、Ｄｑと位相補正ベクトルＭｉ、Ｍ
ｑの各乗算結果ＤｉＭｉ、ＤｑＭｉ、ＤｉＭｑ、ＤｑＭ
ｑをそれぞれ加算あるいは減算して得られるものである
が、この実施の形態においては、後続するＲＡＫＥ合成
部１５においてこれらの加算または減算も一緒に実行す
るようにしているため、この位相補正部４０において
は、前記逆拡散信号と位相補正ベクトルとの乗算のみを
実行するようにしている。これにより、回路規模をより
小さくすることが可能となっている。なお、ここでは、
前記ＤｉＭｉ、ＤｑＭｑ、ＤｉＭｑおよびＤｑＭｉの４
種類の乗算に対応して少数の乗算器を設け、４つのパス
の受信信号に対する前記各種類の乗算は時分割で計算し
ている。

【０１５３】図１５は、この実施の形態における位相補
正部４０の構成を示す図である。この図に示すように、
位相補正部４０は４つの乗算器６１〜６４から構成され
ており、乗算器６１は前記位相補正ベクトルのＩ成分Ｍ
ｉと情報シンボルのＩ成分Ｄｉとの乗算を行い、乗算器
６２は位相補正ベクトルのＩ成分Ｍｉと情報シンボルの
Ｑ成分Ｄｑとの乗算、乗算器６３は位相補正ベクトルの
Ｑ成分Ｍｑと情報シンボルのＩ成分Ｄｉとの乗算、乗算
器６４は位相補正ベクトルのＱ成分Ｍｑと情報シンボル
のＱ成分Ｄｑとの乗算を行う。前記情報シンボルのＩ成
分ＤｉおよびＱ成分Ｄｑは、いずれも例えば８ビットの
デジタルデータであり、この乗算器６１〜６４は、前記
図４の（ｂ）に示したデジタルデータとアナログ信号と
の乗算を行ってアナログの乗算結果信号を出力する乗算
器とされている。

【０１５４】また、スイッチＳＷ1i、ＳＷ1qは、前記パ
ス１に対応する位相補正ベクトル生成ブロック３５の出
力Ｍｉ¹，Ｍｑ¹を前記位相補正部４０に入力するスイッ
チ、スイッチＳＷ2i、ＳＷ2qは前記位相補正ベクトル生
成ブロック３６からのパス２に対応する位相補正ベクト
ルＭｉ²，Ｍｑ²を位相補正部４０に入力するスイッチ、
スイッチＳＷ3i、ＳＷ3qおよびスイッチＳＷ4i、ＳＷ4q
は、それぞれ、前記パス３に対応する位相誤差補正ベク
トル生成ブロック３７およびパス４に対応する位相誤差
補正ベクトル生成ブロック３８からの位相補正ベクトル
Ｍｉ³，Ｍｑ³およびＭｉ⁴，Ｍｑ⁴を位相補正部４０に入
力するためのスイッチである。そして、各スイッチは、
それぞれ、対応する制御信号MULCTL1〜MULCTL4により順
次導通制御され、また、それに同期して、前記遅延ＲＡ
Ｍ２６から対応するパスの情報シンボルＤｉ^x、Ｄｑ
^x（ｘ＝１〜４）が読み出されるようになされている。

【０１５５】したがって、前記制御信号MULCTL1がハイ
レベルの期間に前記スイッチＳＷ1i、ＳＷ1qが導通さ
れ、第１のパスに対応する位相補正ベクトルのＩ成分Ｍ
ｉ¹が前記乗算器６１および６２に供給され、該位相補
正ベクトルのＱ成分Ｍｑ¹が前記乗算器６３および６４
に供給される。また、これと同期して、前記遅延ＲＡＭ
２６から第１のパスに対応する逆拡散された受信信号Ｄ
ｉ¹およびＤｑ¹が読み出され、Ｉ成分Ｄｉ¹が前記乗算
器６１および６３に供給され、Ｑ成分Ｄｑ¹が前記乗算
器６２および６４に供給される。これにより、前記乗算
器６１において第１のパスのＤｉ¹とＭｉ¹との乗算、乗
算器６２においてＤｑ¹とＭｉ¹との乗算、乗算器６３に
おいてＤｉ¹とＭｑ¹との乗算、乗算器６４においてＤｑ
¹とＭｑ¹との乗算がそれぞれ実行される。これらの乗算
出力は図２３に示されるＲＡＫＥ合成部１５に入力さ
れ、サンプリングホールドされる。

【０１５６】次に、前記パス１信号の位相補正出力がＲ
ＡＫＥ合成部１５にホールドされると、前記制御信号MU
LCTL2がハイレベルとなる。すると、スイッチＳＷ2iと
ＳＷ2qが導通され、前記位相補正ベクトル生成ブロック
３６からの第２のパスに対応する位相補正ベクトルＭｉ
²，Ｍｑ²が前記乗算器６１〜６４に供給され、また、前
記遅延ＲＡＭ２６から第２のパスの逆拡散された受信信
号Ｄｉ²，Ｄｑ²が読み出されて前記乗算器６１〜６４に
供給される。これにより、第２のパスの受信信号に対す
る位相補正演算が実行され、その結果がＲＡＫＥ合成部
１５に入力され、サンプルホールドされる。以下、同様
に、制御信号MULCTL3、MULCTL4がハイレベルとされるこ
とにより、順次、第３のパスの受信信号、第４のパスの
受信信号の位相補正演算が実行され、結果がＲＡＫＥ合
成部１５に入力され、サンプルホールドされる。このよ
うにして、前記位相補正部４０において１シンボル時間
内に各パスの情報シンボルの位相補正演算が時分割で実
行される。

【０１５７】［２．５．１ ＡＤ変換出力値の補正］上
述したように、前記乗算器６１〜６４においては、アナ
ログ信号で供給される位相補正ベクトルＭｉ，Ｍｑと例
えば８ビットのデジタルデータで供給される受信信号の
逆拡散信号Ｄｉ，Ｄｑとの乗算が実行される。この実施
の形態においては、前記乗算器６１〜６４として、前記
図４の（ｂ）に示した構成のデジタルアナログ乗算器を
用いているが、このデジタルアナログ乗算器は前述した
説明から明らかなように、デジタルデータの絶対値とア
ナログデータの乗算を実行するように構成されている。
一方、逆拡散された受信信号Ｄｉ，Ｄｑは、本来正負の
符号を有しており、前記デジタルアナログ乗算器を使用
する場合には、正負の符号について考慮することが必要
となる。

【０１５８】図１６の図表を参照して、前記ＡＤ変換出
力の処理について説明する。なお、説明を簡単にするた
めに、この図においては、入力信号を３ビットのデジタ
ルデータに変換するものとして説明するが、他のビット
数でも同様の方法が適用できる。前記複素型マッチドフ
ィルタ１０から出力される逆拡散された受信信号Ｄｉ、
Ｄｑは、それぞれ、接地電圧（ＧＮＤ）から電源電圧
（Ｖdd）までの電圧の信号であり、その中点であるＶdd
／２が基準電圧とされている。この受信信号電圧Ｄｉ、
Ｄｑは、前記Ａ／Ｄ変換器１５に入力され、入力信号の
フルレンジ（接地電位ＧＮＤ〜電源電位Ｖdd）を単純に
８つに分解することにより、図１６の「Ａ／Ｄ変換出
力」の欄に示す３ビットのデジタルデータに変換され
る。

【０１５９】一方、前記乗算器６１〜６４は、前述した
ように、デジタルデータの絶対値とアナログ信号との乗
算を実行するものであるため、前記Ａ／Ｄ変換器１５か
ら出力されるデジタル化された逆拡散された受信信号
が、同一の絶対値を有し、符号のみが異なるデータであ
る場合には、符号を除き、同一の乗算結果が出力される
ようにしなければならない。すなわち、図７の「乗算器
で使用できる値」の欄に記載したように、正の値と負の
値を、サイン符号を除き同一のビット構成を有するデー
タに変換することが必要となる。

【０１６０】このように、「Ａ／Ｄ変換出力」を「乗算
器で使用できる値」に変換するためには、正の領域のＡ
／Ｄ変換出力については最上位ビット（ＭＳＢ）をビッ
ト反転し、負の領域のＡ／Ｄ変換出力については、全ビ
ットをビット反転するとともに「１」を加算すればよ
い。

【０１６１】このような「Ａ／Ｄ変換出力」から「乗算
器で使用できる値」への変換を実行するためには、デジ
タル論理回路を使用して行うことも可能であるが、本実
施の形態においては、前記ビット反転操作（正の出力に
対するＭＳＢの反転および負の出力に対する全ビットの
反転）は、前記遅延ＲＡＭ２６から読み出したデータに
対してデジタル論理回路を用いて実行し、前記負の出力
に対する「１の加算」については、乗算器６１〜６４の
内部において乗算とともに実行するようにして、デジタ
ル論理回路の構成を簡単なものとしている。

【０１６２】図１７に、負のデータである場合に「１」
を加算するようにしたデジタルアナログ乗算回路の構成
を示す。なお、この図に示す例においては、本発明の実
施の形態のように、前記Ａ／Ｄ変換器１５において８ビ
ットのデジタルデータへの変換を行い、前述したデジタ
ル論理回路により前述したビット反転処理が施された後
の８ビットのデータＤ［０］〜Ｄ［７］が入力されてい
る。ここで、ＭＳＢであるＤ［７］はサイン符号であ
り、このビットの値が「０」のときは正、「１」のとき
は負の値であることを表している。

【０１６３】図１７において、破線で囲まれた部分を除
く部分は、前記図４の（ｂ）に示したデジタルアナログ
乗算回路と同一の構成とされており、前述のようにして
アナログの入力信号Ｍと、前記サイン符号を除くデジタ
ルデータＤ［０］〜Ｄ［６］との乗算が行われる。

【０１６４】また、図１７中に破線で囲まれた部分は、
前述した負のデータである場合における「１の加算」を
実行する部分であり、前記サイン符号Ｄ［７］により制
御されるマルチプレクサＭＵＸ₇、および、該マルチプ
レクサＭＵＸ₇と反転増幅器ＩＮＶの入力側との間に接
続された重み「１」の容量を有するキャパシタンスが設
けられている。そして、該サイン符号Ｄ［７］が「１」
のときは該マルチプレクサＭＵＸ₇が図中１側に切り替
えられ、入力信号Ｍ側に接続される。これにより、入力
信号Ｍが重み１をもって反転増幅器ＩＮＶの入力に加算
され、上述した「１」の加算が行われることとなる。一
方、Ｄ［７］が「０」の正のデータであるときには、前
記マルチプレクサＭＵＸ₇が０側に切り替えられて基準
電位Ｖrefに接続され、「１」の加算は行われない。こ
のようにして、乗算器において、前述した「１の加算」
を実行することができる。

【０１６５】［２．５．２ 乗算器６１〜６４］図１８
は、前記乗算器６１〜６４の構成例を示す図である。こ
の図に示したように、各乗算器６１〜６４は、前記図１
７に示した乗算器にリフレッシュ手段が付加されてい
る。リフレッシュ信号MULREFが「０」の通常動作時に
は、前述した図１７と同様に動作し、入力信号Ｍ（これ
は、対応する前記位相補正ベクトルである）とＡ／Ｄ変
換された受信信号の絶対値を表す第１ビットから第６ビ
ットＤ［０］〜Ｄ［６］との乗算が行われる位相補正さ
れた受信信号ＤＭが反転増幅器ＩＮＶから出力される。
また、受信信号の正負を示すサイン符号Ｄ［７］は直接
次段のＲＡＫＥ合成部１５に入力されるようになされて
いる。

【０１６６】一方、リフレッシュ信号MULREFが「１」の
ときは、各マルチプレクサＭＵＸ₀〜ＭＵＸ₇は０側に切
り替えられて、各入力キャパシタンスには基準電位Ｖre
fが印加され、また、反転増幅器ＩＮＶの入力側と出力
側とを短絡するリフレッシュスイッチＳＷａが導通さ
れ、反転増幅器ＩＮＶの入力側に蓄積されていた残留容
量が解消される。なお、このリフレッシュは、後述する
ＲＡＫＥ合成部１５のリフレッシュと同一のタイミング
で実行されるようになされており、その詳細なタイミン
グについては後述する。

【０１６７】［３．ＲＡＫＥ合成部１５］図１９は、前
記ＲＡＫＥ合成部１５の概略構成を示すブロック図であ
る。前述したように、このＲＡＫＥ合成部１５は前記位
相補正ブロック１４から出力される各パスの位相補正さ
れた受信信号をタイミングを合わせて加算し、最大比合
成した出力を得るためのものである。図１９において、
７１は、前記位相補正ブロック１４の中の情報シンボル
位相補正部４０から出力される各パス毎のＤｉＭｉおよ
びＤｑＭｑが入力され、サンプルホールドされ、それら
を加算して４パス分の受信信号のＩ成分の和を算出する
Ｉ成分用の加算器、７２は各パス毎のＤｉＭｑおよびＤ
ｑＭｉを順次加算して４パス分の受信信号のＱ成分の和
を算出するＱ成分用の加算器である。

【０１６８】なお、前記式（８）に示したように、位相
補正された受信信号のＱ成分はＤｑhat＝ＤｑＭｉ−Ｄ
ｉＭｑであるため、前記Ｑ成分用の加算器７２における
ＤｉＭｑの入力端子は、図示するように、入力信号の極
性を反転して入力するようになされている。具体的に
は、当該入力信号Ｄｉのサイン符号Ｄ［７］を反転して
入力することにより実現している。

【０１６９】７３および７４は前記Ｉ成分用の加算器７
１およびＱ成分用の加算器７２からのＲＡＫＥ合成出力
をそれぞれサンプルホールドするサンプルホールド回路
であり、サンプルホールド回路７３からは前記式（９）
に示すＲＡＫＥ合成された受信信号のＩ成分Ｄｉbarが
出力され、サンプルホールド回路７４からは前記式（１
０）に示すＲＡＫＥ合成された受信信号のＱ成分Ｄｑba
rが出力される。このＲＡＫＥ合成出力ＤｉbarおよびＤ
ｑbarは、そのままアナログデータとして、あるいは、
例えば４ビットのＡ／Ｄ変換器７５および７６によりデ
ジタルデータに変換されて、後続するデータ判定回路等
に出力されることとなる。

【０１７０】なお、前記加算器７１および７２には、各
パスのタイミングに対応した制御信号MULCTL1〜MULCTL4
が印加されており、この制御信号MULCTL1〜4に応じて、
それぞれのパスに対応した受信信号と位相補正ベクトル
との乗算が実行されるようになされている。また、前記
サンプルホールド回路７３および７４には、シンボルに
同期した制御信号RSHCTLが印加されており、この制御信
号RSHCTLのタイミングで、加算器７１および７２からの
ＲＡＫＥ合成出力がサンプルホールドされるようになさ
れている。

【０１７１】［３．１ 動作のタイミング］図２０は、
前記各制御信号MULCTL1〜MULCTL4およびRSHCTLのタイミ
ングを示す図である。この図に示すように、各パスに対
応した乗算制御信号MULCTL1〜MULCTL4は、いずれも複数
チップの幅を有する信号とされており、この期間内に前
記図１５に示したように、当該パスの受信信号が前記位
相補正部４０に入力され、対応する位相補正ベクトルと
乗算されて位相補正演算が実行され、その乗算結果Ｄｉ
Ｍｉ、ＤｑＭｉ、ＤｉＭｑおよびＤｑＭｑが前記加算器
７１および７２に入力される。そして、図示するよう
に、順次対応するパスの位相補正出力が前記加算器７１
および７２に入力され、最後の制御信号MULCTL4と同じ
タイミングでサンプルホールド信号RSHCTLがハイレベル
となる。これにより、最後の制御信号MULCTL4に対応す
る第４番目のパスの位相補正された受信信号が前記加算
器７１および７２に入力され、第１番目から第４番目の
パスの受信信号の合成された出力がそれぞれの加算器７
１および７２から出力され、前記サンプルホールド回路
７３および７４にサンプルホールドされる。

【０１７２】また、前記図２０には、前記位相補正部４
０のリフレッシュ信号MULREFが示されている。図示する
ように、このリフレッシュ信号MULREFは前記サンプルホ
ールド制御信号RSHCTLがローレベルレベルとなった後当
該シンボル期間が終了するまでの複数チップの期間がリ
フレッシュ可能な期間であるため、この期間内に前記リ
フレッシュ信号MULREFがハイレベルとされ、前述したよ
うに、前記乗算回路６１〜６４のリフレッシュが実行さ
れる。また、このリフレッシュ信号MULREFは、このＲＡ
ＫＥ合成部１５内の加算器７１および７２のリフレッシ
ュにも使用されることとなる。

【０１７３】［３．２ パス数の変動に対する処理］前
述したようにしてＲＡＫＥ合成が行われるのであるが、
前記マルチパス選択部１２により選択されるパス数は、
受信状態により変動する。前記マルチパス選択部１２に
おいては、前述したように、前記信号レベル検出部１１
から出力される受信電力レベルが所定のレベルを超えた
パスのうちの電力の大きい方から４つのパスを選択して
それぞれに対応するイネーブル信号を出力している。こ
の実施の形態においては、前記マルチパス選択部１２は
２スロット（８０シンボル）毎に前述したパスの選択を
行い、前記イネーブル信号の更新を行っている。一方、
前記位相補正された受信信号は、１スロット（４０シン
ボル）だけ遅延されているため、前記マルチパス選択部
１２からのイネーブル信号をそのまま使用することはで
きない。

【０１７４】図２１は、この様子を説明するための図で
ある。図２１の（ａ）において、パス情報切替信号MAX_
HLDは前記マルチパス選択部１２により更新されるイネ
ーブル信号の更新タイミングを示す信号であり、２スロ
ット毎に出力されている。前述したように位相補正され
た受信信号は１スロット分だけ遅延されているため、前
記ＲＡＫＥ合成部１５においては、前記イネーブル信号
を４０シンボル分だけ遅延して用いることが必要とな
る。

【０１７５】図２１の（ｂ）は前記図２１の（ａ）に示
す遅延したイネーブル信号（ENBLP1〜ENBLP4）を使用す
るための構成を示す図である。この図において、７７は
前記マルチパス選択部１２からのパス１〜４のイネーブ
ル信号を、切替信号により取り込む４ビットのレジスタ
である。この切替信号は、SLOT*(反転MAX_HLD)（SLOTは
スロット同期信号、MAX_HLDはパス情報切替信号）とさ
れており、前記図２１の（ａ）から明らかなように、前
記パス情報切替信号MUX_HLDよりも４０シンボルだけ遅
延している。したがって、このレジスタ７７から出力さ
れるイネーブル信号ENBLP1〜ENBLP4を使用することによ
り、前記位相補正のための１スロット分の遅延を保証す
ることが可能となる。

【０１７６】ここで、受信するパス数が変動した場合の
動作について、図２２を参照して説明する。図２２の
（ａ）は受信するパス数の推移の一例を示す図であり、
この図に示すように、第１および第２スロットはパス数
が４、第３および第４スロットはパス数が２、第５およ
び第６スロットはパス数が４というようにパス数が変動
したものとする。同図（ｂ）はこのようにパス数が変動
した場合において、前記第２スロットの情報シンボルを
受信しＲＡＫＥ合成する場合の前記位相補正ベクトル生
成部３５〜３８からそれぞれ出力される位相補正ベクト
ルＭ２および対応するイネーブル信号について説明する
ための図である。

【０１７７】このＤ２をＲＡＫＥ合成するタイミングに
おいては、前記複素型マッチドフィルタ１０からは第３
スロットの情報シンボルＤ３が出力されており、前記マ
ルチパス選択部１２からは、更新された２パスのイネー
ブル信号ENBL3が出力されている。しかしながら、前記
レジスタ７７からは更新前の４パスのイネーブル信号EN
BL2が出力されており、ＲＡＫＥ合成部１５には、４パ
スのイネーブル信号が出力されている。一方、前記位相
補正ベクトル生成部３５〜３８においては、当該情報シ
ンボルブロックＤ２の前後に位置するパイロットシンボ
ルブロックＰ２とＰ３から算出した位相誤差を用いて、
位相補正ベクトルを算出するのであるが、前述したよう
に、この場合には、Ｐ３に対する受信信号のうちの第３
および第４番目のパスの受信信号は検出されない。した
がって、前記位相補正ベクトル生成部３７および３８に
おいては、図示するように、前記第３番目および第４番
目のパスのＰ３に対応する位相誤差ベクトルの代わり
に、基準電位Ｖrefを用いて位相補正ベクトルＭ２を算
出して、前記位相補正部４０に入力するようにしてい
る。

【０１７８】次に、図２２の（ｃ）は、前記第４スロッ
トの情報シンボルＤ４についてＲＡＫＥ合成する場合に
ついて説明するための図である。この場合には、前記マ
ルチパス選択部１２から出力されるイネーブル信号ENBL
5は更新された４パスのイネーブル信号となっている
が、前記レジスタ７７からは更新前の２パスのイネーブ
ル信号ENBL4が出力されている。したがって、前記位相
補正ベクトル生成部３５および３６から図示するように
出力されるパス１およびパス２に対応する位相補正ベク
トル用いて位相補正演算が実行されＲＡＫＥ合成部１５
において合成されることとなる。なお、前記位相補正ベ
クトル生成部３７および３８においては、前記第４スロ
ットのパイロットシンボルブロックＰ４に対応する当該
パスの位相誤差ベクトルが算出されないため、基準電位
Ｖrefと第５スロットのパイロットシンボルブロックＰ
５に対応する位相誤差Ｅ５とから位相補正ベクトルＭ４
が算出され出力されているが、これらの出力は位相補正
演算に使用されない。このようにして、受信パス数の変
動があった場合においても、それに対応してＲＡＫＥ合
成を行うことができる。

【０１７９】［３．３ 加算器７１、７２］次に、ＲＡ
ＫＥ合成部１５における前記加算器７１および７２につ
いて詳細に説明する。図２３は、この加算器７１および
７２の構成を示す図である。この加算器７１および７２
は、前記位相誤差算出ブロック３１〜３４における加算
器５５および５６と同様に、積分動作を実行する加算器
とされている。

【０１８０】図２３において、ＩＮＶ１およびＩＮＶ２
は、いずれも前述した反転増幅器であり、この直列に接
続された第１の反転増幅器ＩＮＶ１と第２の反転増幅器
ＩＮＶ２とにより、前記図４（ｃ）に示した加減算回路
が構成されている。Ｃ₁₁〜Ｃ₁₄およびＣ₃₁〜Ｃ₃₄は前記
第１の反転増幅器ＩＮＶ１の入力側に接続された入力キ
ャパシタンス、Ｃ₂₁〜Ｃ₂₄およびＣ₄₁〜Ｃ₄₄は前記第２
の反転増幅器ＩＮＶ２の入力側に接続された入力キャパ
シタンスである。

【０１８１】また、Ｃｆ₁およびＣｆ₂は、それぞれ、前
記第１の反転増幅器ＩＮＶ１および第２の反転増幅器Ｉ
ＮＶ２のフィードバックキャパシタンス、Ｃｃは前記第
１の反転増幅器ＩＮＶ１の出力側と前記第２の反転増幅
器ＩＮＶ２の入力側との間に接続される結合キャパシタ
ンスである。ここで、前記各入力キャパシタンスＣ₁₁〜
Ｃ₄₄はすべて同一の容量とされており、これらの容量を
１としたときに、前記フィードバックキャパシタンスＣ
ｆ₁、Ｃｆ₂および結合キャパシタンスＣｃの容量はいず
れも４とされている。

【０１８２】また、スイッチＳＷｕおよびＳＷｖは、そ
れぞれ、前記フィードバックキャパシタンスＣｆ₁およ
びＣｆ₂に並列に接続されたリフレッシュ用のスイッチ
であり、ＭＵＸｂは、前記結合キャパシタンスＣｃの入
力側を前記第１の反転増幅器ＩＮＶ１の出力側と基準電
位Ｖrefとに選択して接続するためのマルチプレクサで
ある。そして、前記スイッチＳＷｕ、ＳＷｖおよびマル
チプレクサＭＵＸｂには、このＲＡＫＥ合成部１５のリ
フレッシュを制御するためのリフレッシュ信号MULREFが
制御信号として供給されている。

【０１８３】ＤＭ１およびＤＭ２は第１および第２の信
号入力端子であり、前記位相補正部４０の出力がこれら
信号入力端子ＤＭ１およびＤＭ２に接続されている。こ
の図２３に示す加算器がＩ成分用の加算器７１であると
きには、前記第１の信号入力端子ＤＭ１に前記位相補正
部４０における乗算器６１の出力ＤｉＭｉが入力され、
前記第２の信号入力端子ＤＭ２に前記乗算器６４の出力
ＤｑＭｑが入力される。一方、この加算器がＱ成分用の
加算器７２であるときには、前記第１の信号入力端子Ｄ
Ｍ１に前記乗算器６２の出力ＤｑＭｉが入力され、前記
第２の信号入力端子ＤＭ２に前記乗算器６３の出力Ｄｉ
Ｍｑが入力される。

【０１８４】前記各入力キャパシタンスＣ₁₁〜Ｃ₁₄、Ｃ
₂₁〜Ｃ₂₄、Ｃ₃₁〜Ｃ₃₄およびＣ₄₁〜Ｃ₄₄には、図示する
ように、それぞれ２個ずつの入力スイッチＳＷl1〜ＳＷ
t4が接続されている。各入力キャパシタンスＣ₁₁〜Ｃ₄₄
にそれぞれ２個ずつ接続されている入力スイッチのうち
の一方のスイッチＳＷm1〜ＳＷm4、ＳＷo1〜ＳＷo4、Ｓ
Ｗq1〜ＳＷq4およびＳＷt1〜ＳＷt4は、いずれも基準電
位Ｖrefに接続されている。また、前記入力キャパシタ
ンスＣ₁₁〜Ｃ₁₄（第１の入力キャパシタンス群）に接続
されたスイッチＳＷl1〜ＳＷl4および前記入力キャパシ
タンスＣ₂₁〜Ｃ₂₄（第２の入力キャパシタンス群）に接
続されたスイッチＳＷn1〜ＳＷn4は、前記第１の信号入
力端子ＤＭ１に接続され、前記入力キャパシタンスＣ₃₁
〜Ｃ₃₄（第３の入力キャパシタンス群）に接続された入
力スイッチＳＷp1〜ＳＷp4および前記入力キャパシタン
スＣ₄₁〜Ｃ₄₄（第４の入力キャパシタンス群）に接続さ
れた入力スイッチＳＷs1〜ＳＷs4には、前記第２の信号
入力端子ＤＭ２が接続されている。なお、これらのスイ
ッチがオフ状態とされたとき、前記反転増幅器ＩＮＶ１
およびＩＮＶ２の出力はオフ状態とされる直前の値を保
持している。

【０１８５】そして、前記入力キャパシタンスＣ₁₁に接
続されたスイッチＳＷl1には、制御信号として、ENBLP1
*(反転MULREF)*MULCTL1*(反転D1[7])が供給され、スイ
ッチＳＷm1には、(反転ENBLP1)+MULREF+(MULCTL1*D1
[7])が供給されている。ここで、ENBLPx（x＝１〜４）
は、前記マルチパス選択部１２から出力される選択され
たパスの位置を示す信号を４０シンボルだけ遅延したイ
ネーブル信号、MULREFは前記位相補正部４０における乗
算器とともにこの加算器をリフレッシュするためのリフ
レッシュ信号、MULCTLx（x＝１〜４）は前述した各パス
ｘに対応する位相補正演算を実行するためのタイミング
信号、D1[7]はこの第１の信号入力端子から入力される
データのサイン符号である。

【０１８６】また、スイッチＳＷl2にはENBLP2*(反転MU
LREF)*MULCTL2*(反転D1[7])、スイッチＳＷm2には(反転
ENBLP2)+MULREF+(MULCTL2*D1[7])、スイッチＳＷl3には
ENBLP3*(反転MULREF)*MULCTL3*(反転D1[7])、スイッチ
ＳＷm3には(反転ENBLP3)+MULREF+(MULCTL3*D1[7])、ス
イッチＳＷl4にはENBLP4*(反転MULREF)*MULCTL4*(反転D
1[7])、スイッチＳＷm4には(反転ENBLP4)+MULREF+(MULC
TL4*D1[7])が、それぞれ、制御信号として印加されてい
る。

【０１８７】これにより、前記入力キャパシタンスＣ₁₁
に接続されたスイッチＳＷl1およびスイッチＳＷm1は前
記第１のパスに対応する制御信号ENBLP1およびMULCTL1
により制御され、前記入力キャパシタンスＣ₁₂に接続さ
れたスイッチＳＷl2およびスイッチＳＷm2は前記第２の
パスに対応する制御信号ENBLP2およびMULCTL2により制
御され、以下同様に、入力キャパシタンスＣ₁₃に接続さ
れたスイッチＳＷl3、ＳＷm3、および、入力キャパシタ
ンスＣ₁₄に接続されたスイッチＳＷl4、ＳＷm4は、それ
ぞれ、第３および第４のパスに対応して制御される。

【０１８８】前記第２の反転増幅器ＩＮＶ２の入力側に
接続された第２の入力キャパシタンス群（Ｃ₂₁〜Ｃ₂₄）
に対しては、それぞれ、スイッチＳＷn1〜ＳＷn4とＳＷ
o1〜ＳＷo4が接続されている。そして、各スイッチＳＷ
n1〜ＳＷn4の他方は、前記第１の信号入力端子ＤＭ１に
接続され、スイッチＳＷo1〜ＳＷo4の他方は、前記基準
電位Ｖrefに接続されている。そして、前記スイッチＳ
Ｗn1〜ＳＷn4には、それぞれ、対応する制御信号ENBLP1
*(反転MULREF)*MULCTL1*D1[7]〜ENBLP4*(反転MULREF)*M
ULCTL4*D1[7]が供給されており、前記スイッチＳＷo1〜
ＳＷo4には、対応する制御信号(反転ENBLP1)+MULREF+(M
ULCTL1*(反転D1[7]))〜(反転ENBLP4)+MULREF+(MULCTL4*
(反転D1[7]))が供給されている。

【０１８９】前記第１の反転増幅器ＩＮＶ１の入力側に
接続された第３の入力キャパシタンス群（Ｃ₃₁〜Ｃ₃₄）
には、それぞれ、前記第２の信号入力端子ＤＭ２に接続
されたスイッチＳＷp1〜ＳＷp4のうちの対応するスイッ
チと、前記基準電位Ｖrefに接続されたスイッチＳＷq1
〜ＳＷq4のうちの対応する一つのスイッチが接続されて
いる。そして、前記スイッチＳＷp1〜ＳＷp4には、それ
ぞれ、制御信号ENBLP1*(反転MULREF)*MULCTL1*(反転D2
[7])〜ENBLP4*(反転MULREF)*MULCTL4*(反転D2[7])が供
給されており、前記スイッチＳＷq1〜ＳＷq4には、それ
ぞれ、制御信号(反転ENBLP1)+MULREF+(MULCTL1*D2[7])
〜(反転ENBLP4)+MULREF+(MULCTL4*D2[7])が供給されて
いる。ここで、D2[7]は、前記第２の信号入力端子ＤＭ
２から入力されるデータのサイン符号である。

【０１９０】また、前記第２の反転増幅器ＩＮＶ２の入
力側に設けられたマルチプレクサＭＵＸｂの一方の入力
端子に接続された第４の入力キャパシタンス群（Ｃ₄₁〜
Ｃ₄₄）には、それぞれ、前記第２の信号入力端子ＤＭ２
に接続されたスイッチＳＷs1〜ＳＷs4のうちの対応する
スイッチと、前記基準電位Ｖrefに接続されたスイッチ
ＳＷt1〜ＳＷt4のうちの対応するスイッチが接続されて
いる。そして、前記スイッチＳＷs1〜ＳＷs4には、それ
ぞれ、制御信号ENBLP1*(反転MULREF)*MULCTL1*D2[7]〜E
NBLP4*(反転MULREF)*MULCTL4*D2[7]が印加されており、
前記スイッチＳＷt1〜ＳＷt4には、それぞれ制御信号
(反転ENBLP1)+MULREF+(MULCTL1*(反転D2[7]))〜(反転EN
BLP4)+MULREF+(MULCTL4*(反転D2[7]))が供給されてい
る。

【０１９１】前述したように、前記図２３に示した加算
器が、前記図１９に示すＩ成分用の加算器７１であるの
か、あるいは、Ｑ成分用の加算器７２であるのかに応じ
て、その信号入力端子ＤＭ１およびＤＭ２に印加される
信号が異なっており、Ｉ側のときは、第１の信号入力端
子ＤＭ１に前記位相補正部４０の出力のうちＤｉＭＩ
が、第２の信号入力端子ＤＭ２にＤｑＭｑが入力され
る。そして、前記サイン符号Ｄ１［７］として前記Ｄｉ
に対応するデータのＭＳＢであるＤｉ［７］が使用さ
れ、サイン符号Ｄ２［７］として前記Ｄｑに対応するデ
ータのＭＳＢであるＤｑ［７］が使用される。

【０１９２】一方、この加算器がＱ側のものであるとき
には、前記第１の信号入力端子ＤＭ１に前記位相補正部
４０の出力のうちのＤｑＭｉが、第２の信号入力端子Ｄ
Ｍ２にＤｉＭｑが入力される。そして、前記サイン符号
Ｄ１［７］として前記Ｄｑに対応するデータのＭＳＢで
あるＤｑ［７］が使用され、前記サイン符号Ｄ２［７］
として前記Ｄｉに対応するデータのＭＳＢを反転したデ
ータ（反転Ｄｉ［７］）が使用される。なお、前記式
（８）に示したように、位相補正された受信信号の直交
成分（Ｑ成分）Ｄｑhatは、ＤｑＭｉ−ＤｉＭｑで表さ
れ、第２項に負符号があるため、この加算器がＱ側の演
算を行う加算器７２であるときには、前記位相補正部４
０から供給されるＤｉＭｑは、前記図１９に示したよう
にその極性を反転した形で入力されているため、（反転
Ｄｉ［７］）が用いられる。

【０１９３】［３．３．１ 通常動作時における動作］
リフレッシュ信号MULREFが「０」とされる通常動作時の
動作について説明する。前述したように、この図２３に
示した加算器は、前記図１９に関して説明したように、
位相補正された受信信号のＩ成分を合成する加算器７
１、あるいは、Ｑ成分を合成する加算器７２のいずれか
として使用される。

【０１９４】Ｉ成分を合成する加算器７１として使用さ
れている場合は、前記位相補正部４０から順次出力され
る各パスに対応する位相補正された部分和ＤｉＭｉおよ
びＤｑＭｑを順次加算して、前記式（９）に示すＲＡＫ
Ｅ合成された受信信号のＩ成分を算出する。一方、Ｑ成
分を合成する加算器７２として使用されている場合は、
前記位相補正部４０から順次出力される各パスに対応す
る位相補正された部分和ＤｉＭｑおよび反転されたＤｑ
Ｍｉを順次加算して、前記式（９）に示すＲＡＫＥ合成
された受信信号のＱ成分を算出する。

【０１９５】［３．３．１ａ Ｉ成分を合成する加算器
７１である場合］まず、この加算器が前記Ｉ成分の合成
を行う加算器７１として使用されている場合について説
明する。制御信号MULCTLx（ｘ＝１〜４：ｘはパスの番
号に対応）は、前記図２０に関して説明したように、そ
れぞれのパスｘに対応した位相補正演算を実行するタイ
ミングを示す信号であり、１シンボル期間の前半部分に
おいて、MULCTL1、MULCTL2、MULCTL3、MULCTL4の順に順
次駆動される信号である。この制御信号MULCTLxが
「０」のときには、各入力スイッチＳＷl1〜ＳＷt4はい
ずれもオフ状態とされる。

【０１９６】前記制御信号MULCTLxが「１」（ハイレベ
ル）とされた場合において、前記サイン符号Ｄ１［７］
が「１」、すなわち、（この場合はＩ側の加算器７１で
あるから）Ｄｉが負であるときは、対応するスイッチＳ
ＷlxおよびＳＷoxがオフ、スイッチＳＷmxおよびＳＷnx
がオンとされる。したがって、Ｄｉが負のときは、前記
第１の信号入力端子ＤＭ１から入力されるＤｉＭｉは、
前記第２の入力キャパシタンス群Ｃ₂₁〜Ｃ₂₄のうちの対
応する入力キャパシタンスＣ_2xを介して前記第２の反転
増幅器ＩＮＶ２の入力に印加され、第１および第２の反
転増幅器ＩＮＶ１およびＩＮＶ２からなる加減算回路の
負入力となる。

【０１９７】一方、前記制御信号MULCTLxが「１」（ハ
イレベル）とされた場合において、前記サイン符号Ｄ１
［７］が「０」、すなわち、（この場合はＩ側の加算器
７１であるから）Ｄｉが正であるときは、対応するスイ
ッチＳＷlxおよびＳＷoxがオン、スイッチＳＷmxおよび
ＳＷnxがオフとなる。したがって、Ｄｉが正のときは、
前記第１の信号入力端子ＤＭ１から入力されるＤｉＭｉ
は、前記第１の入力キャパシタンス群Ｃ₁₁〜Ｃ₁₄のうち
の対応する入力キャパシタンスＣ_1xを介して前記第１の
反転増幅器ＩＮＶ１の入力側に接続されることとなる。
これにより、この場合には、ＤｉＭｉは前記反転増幅器
ＩＮＶ１およびＩＮＶ２からなる加減算回路の正側の入
力となる。

【０１９８】一方、前記第１の反転増幅器ＩＮＶ１の入
力側に接続された第３の入力キャパシタンス群Ｃ₃₁〜Ｃ
₃₄、および、前記第２の反転増幅器ＩＮＶ２の入力側に
接続された第４の入力キャパシタンス群Ｃ₄₁〜Ｃ₄₄に
も、前述の場合と同様にして、前記第２の入力信号端子
ＤＭ２から入力される位相補正された各パスの逆拡散信
号ＤｑＭｑが、それぞれ対応するデータＤｑの正負に応
じた入力キャパシタンスＣ₃₁〜Ｃ₃₄あるいはＣ₄₁〜Ｃ₄₄
に印加される。

【０１９９】このようにして、前記制御信号ENBLP1〜EN
BLP4が順次駆動されていくのに伴い、対応するパスの位
相補正された逆拡散信号ＤｉＭｉがＤｉの正負に従って
対応する入力キャパシタンスＣ_1xあるいはＣ_2xに印加さ
れ、ＤｑＭｑがＤｑの正負に従って、対応する入力キャ
パシタンスＣ_3xあるいはＣ_4xに印加される。これによ
り、前記制御信号ENBLP4がハイレベルとなったときに、
前記第２の反転増幅器ＩＮＶ２の出力ｏｕｔ２には、前
記式（９）に示すＲＡＫＥ合成出力のＩ成分Ｄｉbarが
出力される。

【０２００】［３．３．１ｂ Ｑ成分を合成する加算器
７２である場合］この加算器がＱ成分を合成する加算器
７２として使用されている場合には、前記第１の入力信
号端子ＤＭ１にはＤｑＭｉが印加され、第２の信号入力
端子ＤＭ２にはＤｉＭｑが印加される。また、Ｄ１
［７］としてはＤｑのサイン符号Ｄｑ［７］が使用さ
れ、Ｄ２［７］としてはＤｉを反転したデータのサイン
符号（反転Ｄｉ［７］）が使用される。前述の場合と同
様に、前記制御信号MULCTLxが「０」のときは、前述の
場合と同様に、すべての入力スイッチはオフ状態とされ
る。

【０２０１】前記制御信号MULCTLxが「１」となった場
合において、前記サイン符号Ｄ１［７］が「１」、すな
わち、対応するパスの逆拡散された受信データの直交成
分Ｄｑが負のときは、前述の場合と同様に、対応するス
イッチＳＷlxおよびＳＷoxがオフ、スイッチＳＷmxおよ
びＳＷnxがオンとなり、第１の信号入力端子ＤＭ１から
入力されるＤｑＭｉが前記反転増幅器ＩＮＶ１およびＩ
ＮＶ２からなる加減算回路の負入力に接続される。ま
た、サイン符号Ｄ１［７］が「０」すなわちＤｑが正の
ときは、対応するスイッチＳＷlxおよびＳＷoxがオン、
対応するＳＷmxおよびＳＷnxがオフとなり、ＤｑＭｉが
前記加減算器の正側入力となる。

【０２０２】サイン符号Ｄ２［７］（反転Ｄｉ［７］）
が「１」、すなわち、対応するパスの逆拡散された受信
データのＩ成分Ｄｉが正のときは、対応するスイッチＳ
ＷpxおよびＳＷtxがオフ、スイッチＳＷqxおよびＳＷsx
がオンとなり、第１の信号入力端子ＤＭ２から入力され
るＤｉＭｑは前記加減算器の負入力となる。また、サイ
ン符号Ｄ２［７］が「０」（Ｄｉが負）のときは、対応
するスイッチＳＷpxおよびＳＷtxがオン、スイッチＳＷ
qxおよびＳＷsxがオフとなり、ＤｑＭｉは前記加減算器
の正側入力となる。

【０２０３】このようにして、前記制御信号ENBLP1〜EN
BLP4が順次駆動されていくのに伴い、対応するパスの位
相補正された逆拡散信号ＤｑＭｉがＤｑの正負に従って
対応する入力キャパシタンスＣ_1xあるいはＣ_2xに印加さ
れ、ＤｉＭｑがＤｉの正負に従って、対応する入力キャ
パシタンスＣ_4xあるいはＣ_3xに印加される。これによ
り、前記制御信号ENBLP4がハイレベルとなったときに、
前記第２の反転増幅器ＩＮＶ２の出力ｏｕｔ２には、前
記式（１０）に示すＲＡＫＥ合成出力のＱ成分Ｄｑbar
が出力される。

【０２０４】［３．３．２ リフレッシュ時の動作］さ
て、この加算器のリフレッシュを制御するリフレッシュ
信号MULREFが「１」（ハイレベル）のときは、前記スイ
ッチＳＷlxおよびＳＷnx（x＝１〜４）がいずれもオフ
となり、前記スイッチＳＷmxおよびＳＷoxがオンとな
る。したがって、入力キャパシタンスＣ₁₁〜Ｃ₁₄および
Ｃ₂₁〜Ｃ₂₄の入力側に基準電位Ｖrefが印加される。ま
た、前記スイッチＳＷpxおよびＳＷsxがいずれもオフと
なり、前記スイッチＳＷqxおよびＳＷtxがオンとなる。
したがって、入力キャパシタンスＣ₃₁〜Ｃ₃₄およびＣ₄₁
〜Ｃ₄₄の入力側に基準電位Ｖrefが印加される。

【０２０５】さらに、前記フィードバックキャパシタン
スＣｆ₁およびＣｆ₂にそれぞれ並列に接続されたスイッ
チＳＷｕおよびＳＷｖもオンとなり、前記マルチプレク
サＭＵＸｂは、基準電位Ｖref側に接続される。したが
って、前述したように各キャパシタンスにおける残留電
荷が解消され、リフレッシュが行われる。これにより、
常に、高精度の演算を行うことができる。なお、このリ
フレッシュのタイミングは前記図２０に示されている。

【０２０６】［３．４ サンプルホールド回路７３、７
４］前記サンプルホールド回路７３および７４の一構成
例を図２４に示す。この図に示すサンプルホールド回路
は前記図４の（ａ）に示したサンプルホールド回路にリ
フレッシュのための構成を付加したものである。この図
において、ＩＮＩ／Ｑは信号入力を示し、このサンプル
ホールド回路が前記Ｉ成分用の加算器７１の出力に接続
されているサンプルホールド回路７３である場合にはこ
のＩＮＩ／Ｑに前記ＲＡＫＥ合成出力のＩ成分が入力さ
れ、前記Ｑ成分用の加算器７２に接続されているサンプ
ルホールド回路７４であるときにはＲＡＫＥ合成出力の
Ｑ成分が入力されることとなる。

【０２０７】また、前記信号入力端子ＩＮＩ／Ｑと入力
キャパシタンスＣ₁との間に設けられたスイッチＳＷaは
サンプリングスイッチであり、制御信号として (反転RC
HREF)*RCHCTLが印加されている。ここで、RCHREFはこの
サンプルホールド回路をリフレッシュするためのサンプ
ルホールドリフレッシュ信号であり、RCHCTLはサンプル
ホールド信号である。また、前記入力キャパシタンスＣ
₁の入力側と基準電位Ｖrefとの間にはスイッチＳＷbが
設けられており、また、反転増幅器ＩＮＶの入力側と出
力側との間にはリフレッシュ用のスイッチＳＷrが設け
られている。これらのスイッチＳＷbおよびＳＷrには、
前記リフレッシュ信号RCHREFが印加されるようになされ
ている。

【０２０８】図２５は前記図２４に示したサンプルホー
ルド回路の動作を説明するためのタイミング図である。
サンプルホールド信号RSHCTLはシンボルに同期した信号
であり、前述した図２０に示したようにパス４に対応す
る乗算制御信号MULCTL4と同一のタイミングで発生され
る信号である。前記サンプルホールド回路リフレッシュ
信号RSHREFは、前記サンプルホールド信号RSHCTLがハイ
レベルとなる前に複数チップ期間ハイレベルとされてい
る。これにより、サンプルホールドが行われる前にサン
プルホールド回路のリフレッシュを実行することができ
る。また、前記サンプルホールド信号RSHCTLがローレベ
ルとなった後に、前記位相補正部４０における乗算器６
１、６２および前記ＲＡＫＥ合成部１５のリフレッシュ
が行われる。

【０２０９】なお、このサンプルホールド回路７３、７
４の出力は、そのままアナログ信号の形で出力されると
同時に、前記Ａ／Ｄ変換器７５、７６において例えば４
ビットのデジタルデータに変換されて、データ判定回路
等の後続の回路に出力され、対応する処理が行われるこ
ととなる。

【０２１０】なお、以上の説明においては、受信するパ
ス数を４、Ａ／Ｄ変換されたデジタルデータのビット数
を８ビット、１スロットに含まれるパイロットシンボル
数を４、情報シンボル数を３６として説明したが、本発
明の信号受信装置は、これらの数値例の場合に限られる
ことはなく、その他の場合においても同様に適用するこ
とができる。

【０２１１】

【発明の効果】以上詳細に説明したように、本発明の信
号受信装置によれば、情報シンボルブロックの前後に送
信されるパイロットシンボルブロックの受信信号に含ま
れている位相誤差の平均値をアナログ演算回路により算
出して位相補正ベクトルを生成し、デジタル信号に変換
されて遅延された当該情報シンボルの受信信号と前記位
相補正ベクトルとをアナログ型の演算回路により乗算し
て位相補正処理を実行しているため、デジタルの乗算器
がアナログとデジタルの混在乗算器に置き換えられ、高
速、高精度かつ低消費電力の位相補正ブロックを提供す
ることができる。また、リフレッシュを信号のフレーム
構成に対応したタイミングで行っているため、リフレッ
シュ時における演算を代替するための冗長な演算回路を
設けることが不要となり、回路規模を大きくすることな
く、高精度の演算を実行することが可能となる。

【図面の簡単な説明】

【図１】 本発明の信号受信装置の一実施の形態の構成
を示すブロック図である。

【図２】 本発明の信号受信装置の一実施の形態におけ
る位相補正ブロックの構成を示すブロック図である。

【図３】 アナログ型演算回路の構成を示す図である。

【図４】 サンプルホールド回路、乗算回路および加減
算回路の構成を示す図である。

【図５】 リフレッシュのための構成が付加されたアナ
ログ型演算回路の構成例を示す図である。

【図６】 本発明の信号受信装置の一実施の形態におけ
る位相誤差算出ブロックの概略構成を示す図である。

【図７】 本発明の信号受信装置の一実施の形態におけ
る位相誤差算出ブロックにおける加算回路の動作の概要
を説明するための図である。

【図８】 本発明の信号受信装置の一実施の形態におけ
る位相誤差算出ブロックの加算器の回路構成を示す図で
ある。

【図９】 本発明の信号受信装置の一実施の形態におけ
る位相補正ベクトル生成ブロックの構成を示す図であ
る。

【図１０】 本発明の信号受信装置の一実施の形態にお
ける位相補正ベクトル生成ブロックの動作を説明するた
めの図である。

【図１１】 本発明の信号受信装置の一実施の形態にお
けるリフレッシュ可能とされた位相補正ベクトル生成ブ
ロックの構成例を示す図である。

【図１２】 本発明の信号受信装置における位相誤差算
出ブロックと位相補正ベクトル生成ブロックのリフレッ
シュ信号を示すタイミングチャートである。

【図１３】 本発明の信号受信装置における位相補正ベ
クトル生成ブロックのリフレッシュを説明するための図
である。

【図１４】 本発明の信号受信装置における位相補正部
４０の機能を説明するための図である。

【図１５】 本発明の信号受信装置における位相補正部
４０の一構成例を示す図である。

【図１６】 ＡＤ変換出力値の補正について説明するた
めの図表である。

【図１７】 ＡＤ変換出力値の補正を行うようにした乗
算器の構成を示す図である。

【図１８】 本発明の信号受信装置における位相補正部
４０における乗算器の構成例を示す図である。

【図１９】 本発明の信号受信装置におけるＲＡＫＥ合
成部の概略構成を示す図である。

【図２０】 本発明の信号受信装置における位相補正部
およびＲＡＫＥ合成部の制御信号を示すタイミングチャ
ートである。

【図２１】 本発明の信号受信装置におけるＲＡＫＥ合
成部においてイネーブル信号を遅延するための構成を示
す図である

【図２２】 選択されるパス数に変動がある場合におけ
る本発明の信号受信装置の動作を説明するための図であ
る。

【図２３】 本発明の信号受信装置のＲＡＫＥ合成部に
おける加算器７１、７２の構成例を示す図である。

【図２４】 本発明の信号受信装置のＲＡＫＥ合成部に
おけるサンプルホールド回路７３、７４の構成例を示す
図である。

【図２５】 図２４に示したサンプルホールド回路の動
作を説明するためのタイミングチャートである。

【図２６】 ＤＳ−ＣＤＭＡ通信システムの送信データ
のフレーム構成およびＲＡＫＥ受信機を説明するための
図である。

【図２７】 ＲＡＫＥ受信機における位相補正ブロック
の概略構成および位相補正処理の一例を示す図である。

【符号の説明】

１０、１１０ 複素型マッチドフィルタ １１、１１２ 信号レベル検出部 １２、１１３ マルチパス選択部 １３、１１４ フレーム同期回路 １４、１１５ 位相補正ブロック １５、１１６ ＲＡＫＥ合成部 １６ 自動周波数制御部 １９ 端子 ２０ 遅延手段 ２１〜２４、７３、７４ サンプルホールド回路 ２５、７５、７６ Ａ／Ｄ変換器 ２６ 遅延ＲＡＭ ３０ 位相誤差抽出・平均化処理部 ３１〜３４ 位相誤差算出ブロック ３５〜３８ 位相補正ベクトル生成ブロック ３９ パイロットシンボル格納レジスタ ４０ 位相補正部 ４１ 制御信号生成部 ５１〜５４、６１〜６４ 乗算器 ５５、５６、７１、７２ 加算器 ７７ レジスタ ９２、９３、９４ ＣＭＯＳインバータ １１１ ＰＮ生成回路 １１７ データ判定回路 ＩＮＶ 反転増幅器 Ｃ キャパシタンス ＳＷ スイッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 邦彦 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 周 旭平 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 秦 暁凌 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 陳 傑 東京都世田谷区北沢３−５−18 鷹山ビル 株式会社鷹山内 (72)発明者 佐和橋 衛 横須賀市光の丘１番１号 エヌ・ティ・テ ィ移動通信網株式会社内 (72)発明者 安達 文幸 横須賀市光の丘１番１号 エヌ・ティ・テ ィ移動通信網株式会社内

Claims (9)

【特許請求の範囲】
1. 【請求項１】 パイロットシンボルブロックと情報シ
   ンボルブロックとが交互に配置されて送信されるスペク
   トラム拡散通信方式における信号受信装置であって、 直交検波された受信信号を逆拡散するマッチドフィルタ
   と、 該マッチドフィルタからの逆拡散出力のうち、受信電力
   の大きい順に複数のパスを選択するマルチパス選択部
   と、 該マルチパス選択部により選択されたパスに対応する逆
   拡散信号が入力される位相補正手段と、 該位相補正手段から出力される前記選択されたパスの位
   相補正された逆拡散信号をタイミングを合わせて加算す
   るＲＡＫＥ合成部とを有し、 前記位相補正手段は、 前記マッチドフィルタから出力される前記選択されたパ
   スの逆拡散信号をデジタルデータに変換するアナログデ
   ジタル変換器と、 該アナログデジタル変換器の出力を格納し、所定時間後
   に読み出す遅延手段と、 前記選択された各パスに対応して設けられ、それぞれ、
   当該パスの前記パイロットシンボルブロックの受信信号
   に含まれている位相誤差を算出するアナログ演算回路に
   より構成された位相誤差算出部と、 前記選択された各パスに対応して設けられ、連続する２
   つのパイロットシンボルブロックの受信信号から対応す
   る前記位相誤差算出部により算出された位相誤差の平均
   を算出するアナログ演算回路により構成された位相補正
   ベクトル生成部と、 前記各位相補正ベクトル生成部から出力される位相補正
   ベクトルと、前記遅延手段から読み出された前記デジタ
   ルデータに変換された逆拡散信号とを乗算する位相誤差
   補正部とを有していることを特徴とするスペクトラム拡
   散通信方式における信号受信装置。
2. 【請求項２】 前記位相誤差算出部および前記位相補
   正ベクトル生成部におけるアナログ演算回路はリフレッ
   シュ可能な構成とされており、 前記情報シンボルブロックの最後の情報シンボルの期間
   において、前記位相補正ベクトル生成部および前記位相
   誤差算出部のリフレッシュが行われるようになされてい
   ることを特徴とする前記請求項１に記載のスペクトラム
   拡散通信方式における信号受信装置。
3. 【請求項３】 前記位相補正ベクトル生成部は、その
   リフレッシュの後に、前記位相誤差算出部の出力を再ロ
   ードするようになされていることを特徴とする前記請求
   項２に記載のスペクトラム拡散通信方式における信号受
   信装置。
4. 【請求項４】 前記位相誤差算出部の出力が前記位相
   誤差補正ベクトル生成部に再ロードされた後に、前記位
   相誤差算出部がリフレッシュされることを特徴とする前
   記請求項３に記載のスペクトラム拡散通信方式における
   信号受信装置。
5. 【請求項５】 送信信号の拡散率によって、前記位相
   補正ベクトル生成部および前記位相誤差算出部のリフレ
   ッシュ時間が可変とされることを特徴とする前記請求項
   １に記載のスペクトラム拡散通信方式における信号受信
   装置。
6. 【請求項６】 前記アナログデジタル変換器は、前記
   選択されたパスの逆拡散信号からデジタル信号への変換
   を時分割で実行するようになされていることを特徴とす
   る前記請求項１記載のスペクトラム拡散通信方式におけ
   る信号受信装置。
7. 【請求項７】 前記位相誤差補正部は、前記各位相補
   正ベクトル生成部から出力される位相補正ベクトルと前
   記遅延手段から読み出される前記選択されたパスのデジ
   タル信号に変換された逆拡散信号との乗算を時分割で実
   行するようになされていることを特徴とする前記請求項
   １記載のスペクトラム拡散通信方式における信号受信装
   置。
8. 【請求項８】 前記位相補正手段は、前記遅延手段か
   ら読み出されたデジタルデータを、最上位ビットが正負
   の符号を表し、他のビットがその絶対値を表すように変
   換する手段を有し、 該変換する手段は、前記遅延手段から読み出されたデジ
   タルデータが正の信号に対応するデータである場合には
   その最上位ビットを反転し、負の信号に対応するデータ
   である場合にはその全ビットを反転する手段と、前記位
   相誤差補正部における前記位相補正ベクトルと当該デジ
   タルデータとの乗算回路に付加された手段であって、当
   該デジタルデータが負の信号に対応するデータであると
   きには１を加算する手段とからなることを特徴とする前
   記請求項１記載のスペクトラム拡散通信方式における信
   号受信装置。
9. 【請求項９】 前記位相補正ベクトル生成部は、選択
   されたパスの数が最大パス数よりも小さいときには、該
   選択されたパス以外のパスに対応する位相誤差として基
   準電位を入力することにより、当該位相誤差の平均を算
   出するようになされていることを特徴とする前記請求項
   １記載のスペクトラム拡散通信システムにおける信号受
   信装置。