JP2985999B2 - 重み付き加算回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は重み付き加算回路に係
り、容量結合を用いた重み付き加算回路に関する。

【０００２】

【従来の技術】近年、微細加工技術に関する設備投資金
額の指数関数的増大にともなうデジタルコンピュータの
限界が論じられており、アナログコンピュータが注目さ
れつつある。発明者らは、アナログコンピュータにおい
て、複数のキャパシタンスを並列接続してなる容量結合
により重み付き加算を行い、乗算回路等を実現している
が、出力の精度を保証するための閉ループインバータを
用いた場合、閾値不整合等に起因したバイアス電圧が生
じ、精度の低下を招くことがあった。

【０００３】

【発明が解決しようとする課題】この発明はこのような
従来の問題点を解消すべく創案されたもので、容量結合
と閉ループインバータとの組み合わせを含む重み付き加
算回路に関し、バイアス電圧の影響を最小限に抑え得る
重み付き加算回路を提供することを目的とする。

【０００４】

【課題を解決するための手段】この発明に係る重み付き
加算回路は、容量結合の出力を直列の第１、第２インバ
ータに入力する構成において、第１、第２インバータの
閉ループゲインが実質的に等しくなるように、第１、第
２インバータを接続するキャパシタンスおよび容量結合
には、接地された付加キャパシタンスが接続され、これ
によって第１、第２インバータの閉ループゲインをバラ
ンスさせるものである。

【０００５】

【実施例】次にこの発明に係る重み付き加算回路の１実
施例を図面に基づいて説明する。図１において、重み付
き加算回路は、容量結合ＣＰ₁、インバータＩＮＶ₁、Ｉ
ＮＶ₂を直列接続してなり、ＣＰ₁はキャパシタンス
Ｃ₀、Ｃ₁を並列接続してなる。

【０００６】ＩＮＶ₁の出力は、キャパシタンスＣ₁₀を
介して入力にフィードバックされるとともに、キャパシ
タンスＣ₂₁を介してＩＮＶ₂に出力され、またＩＮＶ₂の
出力はキャパシタンスＣ₃₁を介して入力にフィードバッ
クされている。さらに、ＣＰ₁、Ｃ₂₁には付加キャパシ
タンスＣ₁₁、Ｃ₃₂がそれぞれ並列に接続されている。そ
して、ＣＰ₁は入力電圧Ｖ₁、Ｖ₂がキャパシタンスＣ₀、
Ｃ₁において入力されている。

【０００７】ここで、ＩＮＶ₁、ＩＮＶ₂の入力側に生じ
るオフセット電圧が等しいと仮定し、その値をＶ_off、
ＩＮＶ₁の入出力電圧をＶ₃、Ｖ₄、ＩＮＶ₂の入力電圧を
Ｖ₅とすると、 （Ｃ₀Ｖ₁＋Ｃ₁Ｖ₂＋Ｃ₁₀Ｖ₄）／（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）＝Ｖ₃ （１）

【０００８】（１）より、 Ｖ₄＝｛Ｖ₃（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）−（Ｃ₀Ｖ₁＋Ｃ₁Ｖ₂）｝／Ｃ₁₀ （２） （Ｃ₂₁Ｖ₄＋Ｃ₃₁Ｖ_out）／（Ｃ₂₁＋Ｃ₃₁−Ｃ₃₂）＝Ｖ₅ （３）

【０００９】（３）より、 Ｖ_out＝｛Ｖ₅（Ｃ₂₁＋Ｃ₃₁−Ｃ₃₂）−Ｃ₂₁Ｖ₄｝／Ｃ₃₁ （４） （２）を（４）に代入 Ｖ_out＝Ｖ₅（Ｃ₂₁＋Ｃ₃₁−Ｃ₃₂）／Ｃ₃₁ −Ｖ₃Ｃ₂₁（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）／Ｃ₁₀Ｃ₃₁ −（Ｃ₀Ｖ₁＋Ｃ₁Ｖ₂）Ｃ₂₁／Ｃ₁₀Ｃ₃₁ （５）

【００１０】Ｖ₁＝Ｖ₂＝０とすると、Ｖ₃＝Ｖ₅＝Ｖ_off
となり、以下の式（６）が成り立つ。 Ｖ_out＝Ｖ_off（Ｃ₂₁＋Ｃ₃₁−Ｃ₃₂）／Ｃ₃₁ −Ｖ_offＣ₂₁（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）／Ｃ₁₀Ｃ₃₁ （６）

【００１１】オフセットが相殺されればＶ_out＝０とな
り、式（６）の右辺は０となる。 （Ｃ₂₁＋Ｃ₃₁−Ｃ₃₂）Ｃ₁₀＝（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）Ｃ₂₁ ∴（Ｃ₂₁＋Ｃ₃₁−Ｃ₃₂）／Ｃ₂₁＝（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）／Ｃ₁₀ （７） 式（７）はＩＮＶ₁、ＩＮＶ₂の閉ループゲインが相等し
いことを意味する。この条件を満たす上で、Ｃ₁₁、Ｃ₃₂
が存在しないとすると、 Ｃ₃₂／Ｃ₂₁＝（Ｃ₀＋Ｃ₁）／Ｃ₁₀ （８） となり、Ｃ₀、Ｃ₁、Ｃ₁₀、Ｃ₂₁、Ｃ₃₂の設定範囲は極め
て限定されたものとなる。すなわち、Ｃ₁₁、Ｃ₃₂の付加
キャパシタンスの存在より、Ｃ₀、Ｃ₁、Ｃ₁₀、Ｃ₂₁、Ｃ
₃₂の設定範囲の自由度が確保されている。

【００１２】図２は第２実施例を示す回路図であり、容
量結合ＣＰ₁、インバータＩＮＶ₁の組合せと、容量結合
ＣＰ₂、ＩＮＶ₂の組合せとを、容量結合ＣＰ₃によって
結合し、その出力をインバータＩＮＶ₃に接続してな
る。インバータＩＮＶ₁、ＩＮＶ₂、ＩＮＶ₃の出力は、
キャパシタンスＣ₁₀、Ｃ₁₂、Ｃ₃₁をそれぞれ介して入力
にフィードバックされ、ＣＰ₁、ＣＰ₂、ＣＰ₃は付加キ
ャパシタンスＣ₁₁、Ｃ₁₃、Ｃ₃₂をそれぞれ介して接続さ
れている。

【００１３】そして、ＣＰ₁、ＣＰ₂は、キャパシタンス
Ｃ₀、Ｃ₁、Ｃ₂、Ｃ₃において、入力電圧Ｖ₁、Ｖ₂、
Ｖ₃、Ｖ₄が入力されている。 以上の構成において、Ｉ
ＮＶ₁、ＩＮＶ₂の入出力電圧をそれぞれＶ₅、Ｖ₆、
Ｖ₇、Ｖ₈、ＩＮＶ₃の入力電圧をＶ₉とすると、

【式１】

【００１４】Ｃ₂₁Ｖ₆＋Ｃ₂₂Ｖ8＋Ｃ₃₁Ｖ_out＋Ｖ9（Ｃ₃₂
−Ｃ₂₁−Ｃ₂₂−Ｃ₃₁）＝０（１１）となり、（９）、
（１０）を（１１）に代入すると、 Ｖ_out＝Ｖ₉（Ｃ₂₁＋Ｃ₂₂＋Ｃ₃₁−Ｃ₃₂）／Ｃ₃₁ −Ｃ₂₁｛Ｖ₅（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）−（Ｃ₀Ｖ₁＋Ｃ₁Ｖ₂）｝ ／Ｃ₁₀Ｃ₃₁ −Ｃ₂₂｛Ｖ₇（Ｃ₂＋Ｃ₃＋Ｃ₁₂−Ｃ₁₃）−（Ｃ₂Ｖ₃＋Ｃ₃Ｖ₄）｝ ／Ｃ₁₂Ｃ₃₁ （１２）

【００１５】図１の回路と同様に、Ｖ₁＝Ｖ₂＝Ｖ₃＝Ｖ₄
＝０のとき、Ｖ₅＝Ｖ₇＝Ｖ₉＝Ｖ_offとなるので、 Ｖ_out＝Ｖ_off（Ｃ₂₁＋Ｃ₂₂＋Ｃ₃₁−Ｃ₃₂）／Ｃ₃₁ −Ｖ_off（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁）Ｃ₂₁／Ｃ₁₀Ｃ₃₁ −Ｖ_off（Ｃ₂＋Ｃ₃＋Ｃ₁₂−Ｃ₁₃）Ｃ₂₂／Ｃ₁₂Ｃ₃₁ （１３）

【００１６】オフセットが相殺されればＶ_out＝０とな
り、式（１２）の右辺は０となる。 （Ｃ₂₁＋Ｃ₂₂＋Ｃ₃₁−Ｃ₃₂）／Ｃ₃₁＝（Ｃ₂₁／Ｃ₃₁）（Ｃ₀＋Ｃ₁＋Ｃ₁₀−Ｃ₁₁） ／Ｃ₁₀＋ （Ｃ₂₂／Ｃ₃₁）（Ｃ₂＋Ｃ₃＋Ｃ₁₂−Ｃ₁₃） ／Ｃ₁₂ （１４）

【００１７】式（１４）は、ＩＮＶ₁、ＩＮＶ₂の閉ルー
プゲインをＣＰ₃によって重み付加算したものが、ＩＮ
Ｖ₃の閉ループゲインに等しいことを意味する。この
際、付加キャパシタンスＣ₁₁、Ｃ₁₃、Ｃ₃₂は、Ｃ₀、
Ｃ₁、Ｃ₂、Ｃ₃、Ｃ₁₀、Ｃ₁₂、Ｃ₂₁、Ｃ₂₂、Ｃ₃₁の設定
の自由度を確保することに寄与している。

【００１８】次にこの発明に係る重み付き加算回路によ
って乗算回路を構成した実施例を示す。図３において、
乗算回路は入力アナログデータＶ_inが共通に入力された
開閉手段ＳＷ₀〜ＳＷ₇を有し、これら開閉手段はデジタ
ルデータの各ビットｂ₀〜ｂ₇によって開閉制御される。
開閉手段はＳＷ₀〜ＳＷ₃が第１グループＧ₁、ＳＷ₄〜Ｓ
Ｗ₇が第２グループＧ₂とされ、各グループは容量結合Ｃ
Ｐ₁、ＣＰ₂によって統合されている。

【００１９】容量結合ＣＰ₁はキャパシタンスＣ₀〜Ｃ₃
よりなり、ＣＰ₂はキャパシタンスＣ₄〜Ｃ₇よりなる。
Ｃ₀〜Ｃ₃はｂ₀〜ｂ₃の重みに比例した容量を有し、Ｃ₄
〜Ｃ₇はｂ₄〜ｂ₇の重みに比例した容量を有する。さら
にＣＰ₁、ＣＰ₂はキャパシタンスＣ₁₁、Ｃ₁₃を介して接
地されている。

【００２０】ＣＰ₁、ＣＰ₂の出力はインバータＩＮ
Ｖ₁、ＩＮＶ₂にそれぞれ入力され、各インバータＩＮＶ
₁、ＩＮＶ₂の出力は容量結合ＣＰ₃によって結合されて
いる。ＣＰ₃の出力はインバータＩＮＶ₃を介して出力ア
ナログデータＶ_outとして出力され、またＣＰ₃はキャパ
シタンスＣ₃₂を介して接地されている。

【００２１】ＩＮＶ₁〜ＩＮＶ₃は、３段のインバータ回
路を直列してなり、これによって各インバータの出力の
精度が確保されている。また各インバータは、その出力
がＣ ₁₀、Ｃ₁₂、Ｃ₃₁をそれぞれ介して入力にフィードバ
ックされており、その容量は、 Ｃ₁₀−Ｃ₁₁＝Ｃ₀＋Ｃ₁＋Ｃ₂＋Ｃ₃ （１５） Ｃ₁₂−Ｃ₁₃＝Ｃ₄＋Ｃ₅＋Ｃ₆＋Ｃ₇ （１６） Ｃ₃₁＋Ｃ₃₂＝Ｃ₂₁＋Ｃ₂₂ （１７） と設定されている。

【００２２】ＩＮＶ₁〜ＩＮＶ₃のゲインＧ、Ｃ₀〜Ｃ₇の
印加電圧をＶ₀〜Ｖ₇、ＩＮＶ₁、ＩＮＶ₂の入力電圧をＶ
₁₁、Ｖ₁₂、出力電圧をＶ₂₁、Ｖ₂₂、ＩＮＶ₃の入力電圧
をＶ₃₁とすると、

【式２】

【００２３】 Ｃ₂₁Ｖ₂₁＋Ｃ₂₂Ｖ₂₂＋Ｃ₃₁（Ｖ₃₁−Ｖ_out）＋Ｃ₃₂Ｖ₃₁＝０ （２０） Ｖ₂₁＝ＧＶ₁₁、Ｖ₂₂＝ＧＶ₁₂、Ｖ_out＝ＧＶ₃₁ （２１） となり、近似的に、

【式３】 Ｖ_out＝（Ｃ₂₁Ｖ₂₁＋Ｃ₂₂Ｖ₂₂）／Ｃ₃₁ （２４） が得られる。

【００２４】ここに、ｂ₀〜ｂ₇に応じてＳＷ_iはＶ_inま
たはグランドに接続され、これによって、 Ｖ_i＝Ｖ_in または ０ となる。また Ｃ_i＝２ⁱ×Ｃ_u （ｉ＝０〜３） （２５） Ｃ_i＝２^i-4×Ｃ_u （ｉ＝４〜７） （２６） Ｃ₁₁＝Ｃ₁₃＝Ｃ₃₂＝Ｃ_u （２７） Ｃ_u：単位容量 Ｃ₂₂＝２⁴×Ｃ₂₁ （２８） Ｃ₃₁＝２⁴×Ｃ_u （２９） と設定され、従って、最終出力は以下のようにアナログ
データとデジタルデータとの乗算結果となる。

【００２５】

【式４】 なお、 Ｃ₃₁＝２³×Ｃ_u （３１） と設定すれば、

【式５】 となり、式（３０）の２倍のレベルとなる。このような
レベル調整により、動作範囲を選択し得る。

【００２６】そして、式（２６）から明らかなように、
デジタルデータのビットｂ₀〜ｂ₃とｂ₄〜ｂ₇とを別個の
グループとしてビット重みを乗じ、さらに上位のグルー
プの乗算結果にグループ重みを乗じるので、Ｃ₀〜Ｃ₇の
容量の範囲は２³のオーダーで足りる。

【００２７】

【発明の効果】以上のように、この発明に係る重み付き
加算回路は、容量結合の出力を直列の第１、第２インバ
ータに入力する構成において、第１、第２インバータの
閉ループゲインが実質的に等しくなるように、第１、第
２インバータを接続するキャパシタンスおよび容量結合
には、接地された付加キャパシタンスが接続され、これ
によって第１、第２インバータの閉ループゲインをバラ
ンスさせるので、容量結合と閉ループインバータとの組
み合わせを含む重み付き加算回路に関し、バイアス電圧
の影響を最小限に抑え得るという効果を有する。

【図面の簡単な説明】

【図１】この発明に係る重み付き加算回路の１実施例を
示す回路図である。

【図２】この発明に係る重み付き加算回路の第２実施例
を示す回路図である。

【図３】重み付き加算回路を用いた乗算回路を示す回路
図である。

【符号の説明】

Ｖ₁〜Ｖ₉、Ｖ₁₁、Ｖ₂₁、Ｖ₁₂、Ｖ₂₂、Ｖ₃₁ 電圧 Ｖ_in 入力アナログデータ ＳＷ₀〜ＳＷ₇ 開閉手段 ｂ₀〜ｂ₇ デジタルデータの各ビット ＣＰ₁、ＣＰ₂、ＣＰ₃ 容量結合 Ｃ₀〜Ｃ₃、Ｃ₄〜Ｃ₇、Ｃ₁₀、Ｃ₁₁、Ｃ₁₂、Ｃ₁₃、Ｃ₂₁、
Ｃ₂₂、Ｃ₃₁、Ｃ₃₂キャパシタンス ＩＮＶ₁、ＩＮＶ₂、ＩＮＶ₃ インバータ Ｖ_out 出力アナログデータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高取 直 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 株式会 社鷹山内 (56)参考文献 永田穣著、「ＩＣ演算増幅器とその応 用」日刊工業新聞社発行、昭和53年１月 30日，Ｐ11−Ｐ17 岡村みち夫著、［ＯＰアンプ回路の設 計」、ＣＱ出版、1990年９月30日発行、 Ｐ53−Ｐ60 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06G 7/14

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 複数の入力電圧が接続された複数の第１
   容量結合と、各第１容量結合の出力に接続された第１イ
   ンバータと、この第１インバータの出力を第１インバー
   タの入力に接続する第１キャパシタンスと、これら全て
   の第１インバータの出力に接続された第２容量結合と、
   この第２容量結合の出力に接続された第２インバータ
   と、この第２インバータの出力を第２インバータの入力
   に接続する第２キャパシタンスとを備え、前期入力電圧
   を、第１容量結合に基づく重み付けをしつつ加算し、各
   第１容量結合の加算結果の精度を第１インバータでそれ
   ぞれ保証し、さらに第１インバータの出力を第２容量結
   合によって重み付けしつつ加算し、その加算結果の精度
   を第２インバータで保証する重み付き加算回路におい
   て、各第１インバータの閉ループゲインの第１容量結合
   による重み付き加算値と、第２インバータの閉ループゲ
   インとが実質的に等しくなるように第１、第２容量結合
   には、接地された付加キャパシタンスが接続されている
   ことを特徴とする重み付き加算回路。