JP3253901B2 - デジタル／アナログ変換器 - Google Patents
デジタル／アナログ変換器Info
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Description
【０００１】
【発明の属する技術分野】本発明は、デジタル／アナロ
グ変換器に関する。
グ変換器に関する。
【０００２】
【従来の技術】図６は、従来のデジタル／アナログ変換
器の構成を示す図である。この回路では、Ｎビットのデ
ジタル入力データを上位Ｍビットと下位（Ｎ−Ｍ）ビッ
トに分割し、上位Ｍビットを上位ビット用のデジタル／
アナログ変換器１２に入力し、下位（Ｎ−Ｍ）ビットを
下位ビット用のデジタル／アナログ変換器２０に入力す
る。上位ビット用のデジタル／アナログ変換器１２は、
第１の基準電圧ＶＲ１（１０）と第２の基準電圧ＶＲ２
（１１）の間を２のＭ乗個の単位抵抗Ｒｍを直列に接続
した上位用抵抗ストリングス３〜８と、第１の基準電圧
ＶＲ１（１０）と第２の基準電圧ＶＲ２（１１）の間を
２のＭ乗分の１に分割された各電圧を取り出すための２
のＭ乗個のスイッチ回路２と、入力されたＭビットのデ
ジタルデータに対応するスイッチを２のＭ乗個の中から
選択するための選択信号を出力するデコーダ１とからな
っている。ここで、Ｒｃ（９）は調整用抵抗素子であ
る。
器の構成を示す図である。この回路では、Ｎビットのデ
ジタル入力データを上位Ｍビットと下位（Ｎ−Ｍ）ビッ
トに分割し、上位Ｍビットを上位ビット用のデジタル／
アナログ変換器１２に入力し、下位（Ｎ−Ｍ）ビットを
下位ビット用のデジタル／アナログ変換器２０に入力す
る。上位ビット用のデジタル／アナログ変換器１２は、
第１の基準電圧ＶＲ１（１０）と第２の基準電圧ＶＲ２
（１１）の間を２のＭ乗個の単位抵抗Ｒｍを直列に接続
した上位用抵抗ストリングス３〜８と、第１の基準電圧
ＶＲ１（１０）と第２の基準電圧ＶＲ２（１１）の間を
２のＭ乗分の１に分割された各電圧を取り出すための２
のＭ乗個のスイッチ回路２と、入力されたＭビットのデ
ジタルデータに対応するスイッチを２のＭ乗個の中から
選択するための選択信号を出力するデコーダ１とからな
っている。ここで、Ｒｃ（９）は調整用抵抗素子であ
る。
【０００３】また、下位ビット用のデジタル／アナログ
変換器２０は、上位ビット用の単位抵抗Ｒｍの両端に並
列に２の（Ｎ−Ｍ）乗個の単位抵抗Ｒｓを直列に接続し
た下位用抵抗ストリングス１５〜１９と、単位抵抗Ｒｍ
の両端の間を２の（Ｎ−Ｍ）乗分の１に分割された各電
圧を取り出すための２の（Ｎ−Ｍ）乗個のスイッチ回路
１４と、入力された（Ｎ−Ｍ）ビットのデジタルデータ
に対応するスイッチを２の（Ｎ−Ｍ）乗個の中から選択
するための選択信号を出力するデコーダ１３とからなっ
ている。
変換器２０は、上位ビット用の単位抵抗Ｒｍの両端に並
列に２の（Ｎ−Ｍ）乗個の単位抵抗Ｒｓを直列に接続し
た下位用抵抗ストリングス１５〜１９と、単位抵抗Ｒｍ
の両端の間を２の（Ｎ−Ｍ）乗分の１に分割された各電
圧を取り出すための２の（Ｎ−Ｍ）乗個のスイッチ回路
１４と、入力された（Ｎ−Ｍ）ビットのデジタルデータ
に対応するスイッチを２の（Ｎ−Ｍ）乗個の中から選択
するための選択信号を出力するデコーダ１３とからなっ
ている。
【０００４】上記した構成において、上位ビット用のデ
ジタル／アナログ変換器１２からはＭビット分解能のア
ナログ出力が出力され、下位ビット用のデジタル／アナ
ログ変換器２０からはＮビット分解能のアナログ出力が
出力され、両方のアナログ出力をアナログ加算器２１で
加算する事により、第１の基準電圧ＶＲ１（１０）と第
２の基準電圧ＶＲ２（１１）の間のＮビット分解能のア
ナログ出力を得る事ができる。
ジタル／アナログ変換器１２からはＭビット分解能のア
ナログ出力が出力され、下位ビット用のデジタル／アナ
ログ変換器２０からはＮビット分解能のアナログ出力が
出力され、両方のアナログ出力をアナログ加算器２１で
加算する事により、第１の基準電圧ＶＲ１（１０）と第
２の基準電圧ＶＲ２（１１）の間のＮビット分解能のア
ナログ出力を得る事ができる。
【０００５】このような構成を用いることにより、Ｎビ
ット分解能のアナログ出力を得る為に、１つのデジタル
／アナログ変換器で実現する場合に比較して、単位抵抗
の個数やスイッチの個数を格段に削減可能なことからデ
ジタル／アナログ変換器のオンチップ化や低コスト化に
効果がある。
ット分解能のアナログ出力を得る為に、１つのデジタル
／アナログ変換器で実現する場合に比較して、単位抵抗
の個数やスイッチの個数を格段に削減可能なことからデ
ジタル／アナログ変換器のオンチップ化や低コスト化に
効果がある。
【０００６】例えば、１２ビット分解能のアナログ出力
を得る場合、１つのデジタル／アナログ変換器で実現す
ると２の１２乗（＝４０９６）個の単位抵抗と同数のス
イッチの個数が必要になる。これに対して、上位６ビッ
トと下位６ビットとに分割して従来例の様な構成とした
場合には２の６乗（＝６４）×２（上位と下位分）個の
単位抵抗と同数のスイッチの個数で構成する事ができ
る。
を得る場合、１つのデジタル／アナログ変換器で実現す
ると２の１２乗（＝４０９６）個の単位抵抗と同数のス
イッチの個数が必要になる。これに対して、上位６ビッ
トと下位６ビットとに分割して従来例の様な構成とした
場合には２の６乗（＝６４）×２（上位と下位分）個の
単位抵抗と同数のスイッチの個数で構成する事ができ
る。
【０００７】
【発明が解決しようとする課題】前述した様に、１つの
デジタル／アナログ変換器でデジタルアナログ変換機能
を実現するよりも、上位／下位の２分割又は、３分割し
た方が、構成要素の個数を格段に削減する事ができる
が、上記した構成には以下のような問題点がある。
デジタル／アナログ変換器でデジタルアナログ変換機能
を実現するよりも、上位／下位の２分割又は、３分割し
た方が、構成要素の個数を格段に削減する事ができる
が、上記した構成には以下のような問題点がある。
【０００８】まず、デジタル／アナログ変換器の性能に
関して、抵抗ストリングス型のデジタル／アナログ変換
器では、変換されたアナログ出力のリニアリティ性能が
重要な要素である。１つのデジタル／アナログ変換器で
構成した場合には、単位抵抗の個々の抵抗値のばらつき
がリニアリティ性能を制限している。これに対して、従
来例の２分割した構成では、単位抵抗の個々の抵抗値の
ばらつきだけでなく、他の誤差要因が入り込む事により
リニアリティ性能を悪化させてしまう。
関して、抵抗ストリングス型のデジタル／アナログ変換
器では、変換されたアナログ出力のリニアリティ性能が
重要な要素である。１つのデジタル／アナログ変換器で
構成した場合には、単位抵抗の個々の抵抗値のばらつき
がリニアリティ性能を制限している。これに対して、従
来例の２分割した構成では、単位抵抗の個々の抵抗値の
ばらつきだけでなく、他の誤差要因が入り込む事により
リニアリティ性能を悪化させてしまう。
【０００９】具体的には、下位ビット用の抵抗ストリン
グスが並列に接続される上位の単位抵抗Ｒｍは、下位ビ
ット用の抵抗ストリングスが並列に接続されるために、
本来の抵抗値に対して小さくなってしまう問題点があ
る。そのために、下位ビット用の抵抗ストリングスが並
列に接続される上位の単位抵抗Ｒｍに調整用の抵抗Ｒｃ
を直列に挿入して、上位の単位抵抗Ｒｍと調整用の抵抗
Ｒｃと下位ビット用の抵抗ストリングスとの合成抵抗値
が他の上位の単位抵抗値Ｒｍと等しくなる様に調整する
必要性がある。
グスが並列に接続される上位の単位抵抗Ｒｍは、下位ビ
ット用の抵抗ストリングスが並列に接続されるために、
本来の抵抗値に対して小さくなってしまう問題点があ
る。そのために、下位ビット用の抵抗ストリングスが並
列に接続される上位の単位抵抗Ｒｍに調整用の抵抗Ｒｃ
を直列に挿入して、上位の単位抵抗Ｒｍと調整用の抵抗
Ｒｃと下位ビット用の抵抗ストリングスとの合成抵抗値
が他の上位の単位抵抗値Ｒｍと等しくなる様に調整する
必要性がある。
【００１０】さらに、従来例では下位ビット用の抵抗ス
トリングスが並列に接続される上位の単位抵抗Ｒｍと調
整用の抵抗Ｒｃの抵抗値が、リニアリティ性能に大きく
影響を及ぼすが、以下にこのことについて説明する。
トリングスが並列に接続される上位の単位抵抗Ｒｍと調
整用の抵抗Ｒｃの抵抗値が、リニアリティ性能に大きく
影響を及ぼすが、以下にこのことについて説明する。
【００１１】図５（Ａ）、（Ｂ）にデジタル／アナログ
変換器の変換特性を示す。下位ビット用の抵抗ストリン
グスが並列に接続される上位の単位抵抗Ｒｍと、調整用
の抵抗Ｒｃと下位ビット用の抵抗ストリングスとの合成
抵抗値が、他の上位の単位抵抗Ｒｍの抵抗値より小さい
場合には、図５（Ａ）に示すように、理想的なデジタル
／アナログ変換特性６２にはならず、６３で示すよう
に、上位ビットの切り変わり目に於いて誤差電圧Ｖerro
r を発生する。
変換器の変換特性を示す。下位ビット用の抵抗ストリン
グスが並列に接続される上位の単位抵抗Ｒｍと、調整用
の抵抗Ｒｃと下位ビット用の抵抗ストリングスとの合成
抵抗値が、他の上位の単位抵抗Ｒｍの抵抗値より小さい
場合には、図５（Ａ）に示すように、理想的なデジタル
／アナログ変換特性６２にはならず、６３で示すよう
に、上位ビットの切り変わり目に於いて誤差電圧Ｖerro
r を発生する。
【００１２】逆に他の上位の単位抵抗Ｒｍの抵抗値より
大きい場合には、図５（Ｂ）に示すように、理想的なデ
ジタル／アナログ変換特性６５にはならず、６４で示す
ように、誤差電圧Ｖerror を発生させると共に、単調増
加性をも損なってしまう。
大きい場合には、図５（Ｂ）に示すように、理想的なデ
ジタル／アナログ変換特性６５にはならず、６４で示す
ように、誤差電圧Ｖerror を発生させると共に、単調増
加性をも損なってしまう。
【００１３】このような問題点は、デジタル／アナログ
変換器をＬＳＩ等にオンチップする場合に問題となって
くる。ＬＳＩ等にオンチップする場合には、プロセス的
なばらつきに対して、同一の抵抗値の形状を同一とする
事により抵抗値の絶対値がばらついても抵抗値の相対値
はばらつかない様に、レイアウト的な工夫をしている。
しかしながら、下位ビット用の抵抗ストリングスが並列
に接続される上位の単位抵抗Ｒｍは、調整用の抵抗Ｒｃ
を必要とする事から、相対的なばらつきを小さくする事
が困難となっている。
変換器をＬＳＩ等にオンチップする場合に問題となって
くる。ＬＳＩ等にオンチップする場合には、プロセス的
なばらつきに対して、同一の抵抗値の形状を同一とする
事により抵抗値の絶対値がばらついても抵抗値の相対値
はばらつかない様に、レイアウト的な工夫をしている。
しかしながら、下位ビット用の抵抗ストリングスが並列
に接続される上位の単位抵抗Ｒｍは、調整用の抵抗Ｒｃ
を必要とする事から、相対的なばらつきを小さくする事
が困難となっている。
【００１４】したがって、従来例では単位抵抗の個数や
スイッチの個数を格段に削減可能な事からデジタル／ア
ナログ変換器の低コスト化には効果があるものの、上位
の単位抵抗Ｒｍの相対的なばらつきを小さくする事が困
難なためにアナログ出力のリニアリティ性能を悪化させ
ている。
スイッチの個数を格段に削減可能な事からデジタル／ア
ナログ変換器の低コスト化には効果があるものの、上位
の単位抵抗Ｒｍの相対的なばらつきを小さくする事が困
難なためにアナログ出力のリニアリティ性能を悪化させ
ている。
【００１５】また、特に変換精度が必要な場合には、製
造後のトリミング等の方法による調整をする必要性も有
り、かなり煩雑なものになる。さらに、抵抗ストリング
ス型のデジタル／アナログ変換器の動作スピードは、抵
抗ストリングスの出力インピーダンスに依存する。この
ため、従来例では、上位ビット用の抵抗ストリングスの
出力インピーダンスより、下位ビット用の抵抗ストリン
グスの出力インピーダンスの方が高くなるため、その動
作スピードは、下位ビット用の抵抗ストリングスの出力
インピーダンスにより制限される事になる。下位ビット
用の抵抗ストリングスの出力インピーダンスは、その構
成上の制約から容易に下げられない事から、従来例で
は、動作スピードの高速化が困難であるという問題があ
る。
造後のトリミング等の方法による調整をする必要性も有
り、かなり煩雑なものになる。さらに、抵抗ストリング
ス型のデジタル／アナログ変換器の動作スピードは、抵
抗ストリングスの出力インピーダンスに依存する。この
ため、従来例では、上位ビット用の抵抗ストリングスの
出力インピーダンスより、下位ビット用の抵抗ストリン
グスの出力インピーダンスの方が高くなるため、その動
作スピードは、下位ビット用の抵抗ストリングスの出力
インピーダンスにより制限される事になる。下位ビット
用の抵抗ストリングスの出力インピーダンスは、その構
成上の制約から容易に下げられない事から、従来例で
は、動作スピードの高速化が困難であるという問題があ
る。
【００１６】本発明のデジタル／アナログ変換器はこの
ような課題に着目してなされたものであり、その第１の
目的とするところは、下位ビットのアナログ出力を減衰
させた上で上位ビットのアナログ出力に加算する事で、
デジタル／アナログ変換器のリニアリティ性能を改善す
ることができるデジタル／アナログ変換器を提供するこ
とにある。
ような課題に着目してなされたものであり、その第１の
目的とするところは、下位ビットのアナログ出力を減衰
させた上で上位ビットのアナログ出力に加算する事で、
デジタル／アナログ変換器のリニアリティ性能を改善す
ることができるデジタル／アナログ変換器を提供するこ
とにある。
【００１７】また、本発明の第２の目的は、下位ビット
用のデジタル／アナログ変換器の抵抗ストリングスを上
位ビット用のデジタル／アナログ変換器の抵抗ストリン
グスと兼用させて回路規模を小さくすることにより、Ｌ
ＳＩのチップコストを低減できるデジタル／アナログ変
換器を提供することにある。
用のデジタル／アナログ変換器の抵抗ストリングスを上
位ビット用のデジタル／アナログ変換器の抵抗ストリン
グスと兼用させて回路規模を小さくすることにより、Ｌ
ＳＩのチップコストを低減できるデジタル／アナログ変
換器を提供することにある。
【００１８】また、本発明の第３の目的は、下位ビット
用のデジタル／アナログ変換器の抵抗ストリングスを上
位ビット用のデジタル／アナログ変換器の抵抗ストリン
グスと兼用させることによりその出力インピーダンスを
容易に下げることを可能にして、動作スピードの高速化
を実現したデジタル／アナログ変換器を提供することに
ある。
用のデジタル／アナログ変換器の抵抗ストリングスを上
位ビット用のデジタル／アナログ変換器の抵抗ストリン
グスと兼用させることによりその出力インピーダンスを
容易に下げることを可能にして、動作スピードの高速化
を実現したデジタル／アナログ変換器を提供することに
ある。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明に係るデジタル／アナログ変換器は、
Ｎビットの入力データの上位Ｍビットが入力されてアナ
ログ出力を出力する第１のＭビットのデジタル／アナロ
グ変換器と、下位（Ｎ−Ｍ）ビットが入力されてアナロ
グ出力を出力する第２の（Ｎ−Ｍ）ビットのデジタル／
アナログ変換器と、前記第２の（Ｎ−Ｍ）ビットのデジ
タル／アナログ変換器のアナログ出力を２のＭ乗分の１
に減衰する減衰器と、前記第１のＭビットのデジタル／
アナログ変換器のアナログ出力と、前記減衰器によって
減衰された第２の（Ｎ−Ｍ）ビットのデジタル／アナロ
グ変換器のアナログ出力を加算するアナログ加算器とを
具備し、前記減衰器と前記アナログ加算器とは単一の回
路で構成され、この単一の回路は、前記第１及び第２の
デジタル／アナログ変換器のアナログ出力を各々入力す
る第１と第２のボルテージフォロアアンプと、アナログ
加算用のオペアンプと、このオペアンプの出力と負入力
端子を接続する帰還用の第１の抵抗素子と、前記オペア
ンプの負入力端子と第２の基準電圧との間に並列に接続
された第２、第３抵抗素子と、前記オペアンプの正入力
端子と前記第１のボルテージフォロアアンプの出力端子
との間に接続された第４の抵抗素子と、前記オペアンプ
の正入力端子と前記第２のボルテージフォロアアンプの
出力端子との間に接続された第５の抵抗素子と、前記オ
ペアンプの正入力端子と第２の基準電圧との間に接続さ
れた第６の抵抗素子とを具備し、前記第２と第４と第６
の抵抗素子の抵抗値を同一のものとするとともに、前記
第３と第５の抵抗素子の抵抗値を同一のものとし、さら
に前記第２と第４と第６の抵抗素子の抵抗値と、前記第
３と第５の抵抗素子の抵抗値を上位Ｍビットのビット数
に応じた抵抗比とする事により前記減衰器の減衰量を定
め、前記オペアンプの出力を、前記第１のデジタル／ア
ナログ変換器のアナログ出力と、減衰された前記第２の
デジタル／アナログ変換器のアナログ出力とを加算した
アナログ出力とする。
めに、第１の発明に係るデジタル／アナログ変換器は、
Ｎビットの入力データの上位Ｍビットが入力されてアナ
ログ出力を出力する第１のＭビットのデジタル／アナロ
グ変換器と、下位（Ｎ−Ｍ）ビットが入力されてアナロ
グ出力を出力する第２の（Ｎ−Ｍ）ビットのデジタル／
アナログ変換器と、前記第２の（Ｎ−Ｍ）ビットのデジ
タル／アナログ変換器のアナログ出力を２のＭ乗分の１
に減衰する減衰器と、前記第１のＭビットのデジタル／
アナログ変換器のアナログ出力と、前記減衰器によって
減衰された第２の（Ｎ−Ｍ）ビットのデジタル／アナロ
グ変換器のアナログ出力を加算するアナログ加算器とを
具備し、前記減衰器と前記アナログ加算器とは単一の回
路で構成され、この単一の回路は、前記第１及び第２の
デジタル／アナログ変換器のアナログ出力を各々入力す
る第１と第２のボルテージフォロアアンプと、アナログ
加算用のオペアンプと、このオペアンプの出力と負入力
端子を接続する帰還用の第１の抵抗素子と、前記オペア
ンプの負入力端子と第２の基準電圧との間に並列に接続
された第２、第３抵抗素子と、前記オペアンプの正入力
端子と前記第１のボルテージフォロアアンプの出力端子
との間に接続された第４の抵抗素子と、前記オペアンプ
の正入力端子と前記第２のボルテージフォロアアンプの
出力端子との間に接続された第５の抵抗素子と、前記オ
ペアンプの正入力端子と第２の基準電圧との間に接続さ
れた第６の抵抗素子とを具備し、前記第２と第４と第６
の抵抗素子の抵抗値を同一のものとするとともに、前記
第３と第５の抵抗素子の抵抗値を同一のものとし、さら
に前記第２と第４と第６の抵抗素子の抵抗値と、前記第
３と第５の抵抗素子の抵抗値を上位Ｍビットのビット数
に応じた抵抗比とする事により前記減衰器の減衰量を定
め、前記オペアンプの出力を、前記第１のデジタル／ア
ナログ変換器のアナログ出力と、減衰された前記第２の
デジタル／アナログ変換器のアナログ出力とを加算した
アナログ出力とする。
【００２０】また、第２の発明に係るデジタル／アナロ
グ変換器は、第１の発明に係るデジタル／アナログ変換
器において、前記第１または第２のデジタル／アナログ
変換器は、入力されたデジタルデータをデコードするデ
コーダと、第１の基準電圧と第２の基準電圧との間に、
入力データのビット数に応じた最小分解能の電圧に分圧
する単位抵抗の直列接続で構成された分圧回路と、この
分圧回路の各分圧出力に接続されて、前記デコーダの出
力データに応じて分圧された電圧を取り出すスイッチ回
路とを具備し、入力されたデジタルデータに応じて、前
記分圧回路の分圧された電圧をアナログ出力電圧として
出力する。
グ変換器は、第１の発明に係るデジタル／アナログ変換
器において、前記第１または第２のデジタル／アナログ
変換器は、入力されたデジタルデータをデコードするデ
コーダと、第１の基準電圧と第２の基準電圧との間に、
入力データのビット数に応じた最小分解能の電圧に分圧
する単位抵抗の直列接続で構成された分圧回路と、この
分圧回路の各分圧出力に接続されて、前記デコーダの出
力データに応じて分圧された電圧を取り出すスイッチ回
路とを具備し、入力されたデジタルデータに応じて、前
記分圧回路の分圧された電圧をアナログ出力電圧として
出力する。
【００２１】また、第３の発明に係るデジタル／アナロ
グ変換器は、第１の発明に係るデジタル／アナログ変換
器において、前記第１及び第２のデジタル／アナログ変
換器は、入力されたデジタルデータをデコードするデコ
ーダと、第１の基準電圧と第２の基準電圧との間に入力
データのビット数に応じた最小分解能の電圧に分圧する
単位抵抗の直列接続で構成された分圧回路と、この分圧
回路の各分圧出力に接続され、前記デコーダの出力デー
タに応じて分圧された電圧を取り出すスイッチ回路とを
具備し、入力されたデジタルデータに応じて、前記分圧
回路の分圧された電圧をアナログ出力電圧として出力す
るデジタル／アナログ変換器であり、前記第１のデジタ
ル／アナログ変換器の分圧回路と、前記第２のデジタル
／アナログ変換器の分圧回路は兼用されている。
グ変換器は、第１の発明に係るデジタル／アナログ変換
器において、前記第１及び第２のデジタル／アナログ変
換器は、入力されたデジタルデータをデコードするデコ
ーダと、第１の基準電圧と第２の基準電圧との間に入力
データのビット数に応じた最小分解能の電圧に分圧する
単位抵抗の直列接続で構成された分圧回路と、この分圧
回路の各分圧出力に接続され、前記デコーダの出力デー
タに応じて分圧された電圧を取り出すスイッチ回路とを
具備し、入力されたデジタルデータに応じて、前記分圧
回路の分圧された電圧をアナログ出力電圧として出力す
るデジタル／アナログ変換器であり、前記第１のデジタ
ル／アナログ変換器の分圧回路と、前記第２のデジタル
／アナログ変換器の分圧回路は兼用されている。
【００２２】また、第４の発明に係るデジタル／アナロ
グ変換器は、Ｎビットの入力データの上位Ｍビットが入
力されてアナログ出力を出力する第１のＭビットのデジ
タル／アナログ変換器と、下位（Ｎ−Ｍ）ビットが入力
されてアナログ出力を出力する第２の（Ｎ−Ｍ）ビット
のデジタル／アナログ変換器と、前記第２の（Ｎ−Ｍ）
ビットのデジタル／アナログ変換器のアナログ出力を２
のＭ乗分の１に減衰する減衰器と、前記第１のＭビット
のデジタル／アナログ変換器のアナログ出力と、前記減
衰器によって減衰された第２の（Ｎ−Ｍ）ビットのデジ
タル／アナログ変換器のアナログ出力を加算するアナロ
グ加算器と、を具備し、前記減衰器と前記アナログ加算
器とは単一の回路で構成され、この単一の回路は、前記
第１及び第２のデジタル／アナログ変換器のアナログ出
力を各々入力する第１と第２のボルテージフォロアアン
プと、第２の基準電圧を入力する第３のボルテージフォ
ロアアンプと、アナログ加算用のオペアンプと、このオ
ペアンプの出力と負入力端子を接続する帰還用の第１の
抵抗素子と、前記オペアンプの負入力端子と接地電位と
の間に接続された第２の抵抗素子と、前記オペアンプの
負入力端子と前記第３のボルテージフォロアアンプの出
力端子との間に接続された第３の抵抗素子と、前記オペ
アンプの正入力端子と前記第１のボルテージフォロアア
ンプの出力端子との間に接続された第４の抵抗素子と、
前記オペアンプの正入力端子と前記第２のボルテージフ
ォロアアンプの出力端子との間に接続された第５の抵抗
素子と、前記オペアンプの正入力端子と前記第３のボル
テージフォロアアンプの出力端子との間に接続された第
６の抵抗素子とを具備し、前記第２と第４と第６の抵抗
素子の抵抗値を同一のものとするとともに、前記第３と
第５の抵抗素子の抵抗値を同一のものとし、さらに前記
第２と第４と第６の抵抗素子の抵抗値と、前記第３と第
５の抵抗素子の抵抗値を上位Ｍビットのビット数に応じ
た抵抗比とする事により前記減衰器の減衰量を定め、前
記オペアンプの出力を、前記第１のデジタル／アナログ
変換器のアナログ出力と、減衰された前記第２のデジタ
ル／アナログ変換器のアナログ出力とを加算したアナロ
グ出力とする。したことを特徴とするデジタル／アナロ
グ変換器。
グ変換器は、Ｎビットの入力データの上位Ｍビットが入
力されてアナログ出力を出力する第１のＭビットのデジ
タル／アナログ変換器と、下位（Ｎ−Ｍ）ビットが入力
されてアナログ出力を出力する第２の（Ｎ−Ｍ）ビット
のデジタル／アナログ変換器と、前記第２の（Ｎ−Ｍ）
ビットのデジタル／アナログ変換器のアナログ出力を２
のＭ乗分の１に減衰する減衰器と、前記第１のＭビット
のデジタル／アナログ変換器のアナログ出力と、前記減
衰器によって減衰された第２の（Ｎ−Ｍ）ビットのデジ
タル／アナログ変換器のアナログ出力を加算するアナロ
グ加算器と、を具備し、前記減衰器と前記アナログ加算
器とは単一の回路で構成され、この単一の回路は、前記
第１及び第２のデジタル／アナログ変換器のアナログ出
力を各々入力する第１と第２のボルテージフォロアアン
プと、第２の基準電圧を入力する第３のボルテージフォ
ロアアンプと、アナログ加算用のオペアンプと、このオ
ペアンプの出力と負入力端子を接続する帰還用の第１の
抵抗素子と、前記オペアンプの負入力端子と接地電位と
の間に接続された第２の抵抗素子と、前記オペアンプの
負入力端子と前記第３のボルテージフォロアアンプの出
力端子との間に接続された第３の抵抗素子と、前記オペ
アンプの正入力端子と前記第１のボルテージフォロアア
ンプの出力端子との間に接続された第４の抵抗素子と、
前記オペアンプの正入力端子と前記第２のボルテージフ
ォロアアンプの出力端子との間に接続された第５の抵抗
素子と、前記オペアンプの正入力端子と前記第３のボル
テージフォロアアンプの出力端子との間に接続された第
６の抵抗素子とを具備し、前記第２と第４と第６の抵抗
素子の抵抗値を同一のものとするとともに、前記第３と
第５の抵抗素子の抵抗値を同一のものとし、さらに前記
第２と第４と第６の抵抗素子の抵抗値と、前記第３と第
５の抵抗素子の抵抗値を上位Ｍビットのビット数に応じ
た抵抗比とする事により前記減衰器の減衰量を定め、前
記オペアンプの出力を、前記第１のデジタル／アナログ
変換器のアナログ出力と、減衰された前記第２のデジタ
ル／アナログ変換器のアナログ出力とを加算したアナロ
グ出力とする。したことを特徴とするデジタル／アナロ
グ変換器。
【００２３】また、第５の発明は、第４の発明に係るデ
ジタル／アナログ変換器において、前記第１または第２
のデジタル／アナログ変換器は、入力されたデジタルデ
ータをデコードするデコーダと、第１の基準電圧と第２
の基準電圧との間に、入力データのビット数に応じた最
小分解能の電圧に分圧する単位抵抗の直列接続で構成さ
れた分圧回路と、この分圧回路の各分圧出力に接続され
て、前記デコーダの出力データに応じて分圧された電圧
を取り出すスイッチ回路とを具備し、入力されたデジタ
ルデータに応じて、前記分圧回路の分圧された電圧をア
ナログ出力電圧として出力するデジタル／アナログ変換
器である。
ジタル／アナログ変換器において、前記第１または第２
のデジタル／アナログ変換器は、入力されたデジタルデ
ータをデコードするデコーダと、第１の基準電圧と第２
の基準電圧との間に、入力データのビット数に応じた最
小分解能の電圧に分圧する単位抵抗の直列接続で構成さ
れた分圧回路と、この分圧回路の各分圧出力に接続され
て、前記デコーダの出力データに応じて分圧された電圧
を取り出すスイッチ回路とを具備し、入力されたデジタ
ルデータに応じて、前記分圧回路の分圧された電圧をア
ナログ出力電圧として出力するデジタル／アナログ変換
器である。
【００２４】また、第６の発明は、第４の発明に係るデ
ジタル／アナログ変換器において、前記第１及び第２の
デジタル／アナログ変換器は、入力されたデジタルデー
タをデコードするデコーダと、第１の基準電圧と第２の
基準電圧との間に入力データのビット数に応じた最小分
解能の電圧に分圧する単位抵抗の直列接続で構成された
分圧回路と、この分圧回路の各分圧出力に接続され、前
記デコーダの出力データに応じて分圧された電圧を取り
出すスイッチ回路とを具備し、入力されたデジタルデー
タに応じて、前記分圧回路の分圧された電圧をアナログ
出力電圧として出力するデジタル／アナログ変換器であ
り、前記第１のデジタル／アナログ変換器の分圧回路
と、前記第２のデジタル／アナログ変換器の分圧回路は
兼用されている。
ジタル／アナログ変換器において、前記第１及び第２の
デジタル／アナログ変換器は、入力されたデジタルデー
タをデコードするデコーダと、第１の基準電圧と第２の
基準電圧との間に入力データのビット数に応じた最小分
解能の電圧に分圧する単位抵抗の直列接続で構成された
分圧回路と、この分圧回路の各分圧出力に接続され、前
記デコーダの出力データに応じて分圧された電圧を取り
出すスイッチ回路とを具備し、入力されたデジタルデー
タに応じて、前記分圧回路の分圧された電圧をアナログ
出力電圧として出力するデジタル／アナログ変換器であ
り、前記第１のデジタル／アナログ変換器の分圧回路
と、前記第２のデジタル／アナログ変換器の分圧回路は
兼用されている。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を詳細に説明する。図１は本発明の一実施形態
の構成を示す回路図である。この回路では、Ｎビットの
デジタル入力データを上位Ｍビットと下位（Ｎ−Ｍ）ビ
ットに分割し、上位Ｍビットを上位ビット用のデジタル
／アナログ変換器３２に入力し、下位（Ｎ−Ｍ）ビット
を下位ビット用のデジタル／アナログ変換器３５に入力
する。
実施形態を詳細に説明する。図１は本発明の一実施形態
の構成を示す回路図である。この回路では、Ｎビットの
デジタル入力データを上位Ｍビットと下位（Ｎ−Ｍ）ビ
ットに分割し、上位Ｍビットを上位ビット用のデジタル
／アナログ変換器３２に入力し、下位（Ｎ−Ｍ）ビット
を下位ビット用のデジタル／アナログ変換器３５に入力
する。
【００２６】上位ビット用のデジタル／アナログ変換器
３２は、第１の基準電圧ＶＲ１（３０）と第２の基準電
圧ＶＲ２（３１）の間を２のＭ乗個の単位抵抗Ｒｍを直
列に接続した上位用抵抗ストリングス２４〜２９と、第
１の基準電圧ＶＲ１（３０）と第２の基準電圧ＶＲ２
（３１）の間を２のＭ乗分の１に分割された各電圧を取
り出すための２のＭ乗個のスイッチ回路２３と、入力さ
れたＭビットのデジタルデータに対応するスイッチを２
のＭ乗個の中から選択するための選択信号を出力するデ
コーダ２２とからなっている。
３２は、第１の基準電圧ＶＲ１（３０）と第２の基準電
圧ＶＲ２（３１）の間を２のＭ乗個の単位抵抗Ｒｍを直
列に接続した上位用抵抗ストリングス２４〜２９と、第
１の基準電圧ＶＲ１（３０）と第２の基準電圧ＶＲ２
（３１）の間を２のＭ乗分の１に分割された各電圧を取
り出すための２のＭ乗個のスイッチ回路２３と、入力さ
れたＭビットのデジタルデータに対応するスイッチを２
のＭ乗個の中から選択するための選択信号を出力するデ
コーダ２２とからなっている。
【００２７】また、下位ビット用のデジタル／アナログ
変換器３５は、第１の基準電圧ＶＲ１（３０）と第２の
基準電圧ＶＲ２（３１）の間を２の（Ｎ−Ｍ）乗個の単
位抵抗Ｒｓを直列に接続した下位用抵抗ストリングス２
４〜２９と、第１の基準電圧ＶＲ１（３０）と第２の基
準電圧ＶＲ２（３１）の間を２の（Ｎ−Ｍ）乗分の１に
分割された各電圧を取り出すための２の（Ｎ−Ｍ）乗個
のスイッチ回路３４と、入力された（Ｎ−Ｍ）ビットの
デジタルデータに対応するスイッチを２の（Ｎ−Ｍ）乗
個の中から選択するための選択信号を出力するデコーダ
３３とからなっている。
変換器３５は、第１の基準電圧ＶＲ１（３０）と第２の
基準電圧ＶＲ２（３１）の間を２の（Ｎ−Ｍ）乗個の単
位抵抗Ｒｓを直列に接続した下位用抵抗ストリングス２
４〜２９と、第１の基準電圧ＶＲ１（３０）と第２の基
準電圧ＶＲ２（３１）の間を２の（Ｎ−Ｍ）乗分の１に
分割された各電圧を取り出すための２の（Ｎ−Ｍ）乗個
のスイッチ回路３４と、入力された（Ｎ−Ｍ）ビットの
デジタルデータに対応するスイッチを２の（Ｎ−Ｍ）乗
個の中から選択するための選択信号を出力するデコーダ
３３とからなっている。
【００２８】そして、上位ビット用のデジタル／アナロ
グ変換器３２からＭビット分解能のアナログ出力が出力
され、下位ビット用のデジタル／アナログ変換器３５か
ら（Ｎ−Ｍ）ビット分解能のアナログ出力が出力され
る。下位ビット用のアナログ出力を減衰器３６により上
位ビット用のアナログ出力に対して２のＭ乗分の１に減
衰したアナログ出力と、上位ビット用のアナログ出力を
アナログ加算器３７によってアナログ加算する事により
Ｎビット分解能のアナログ出力を得る事ができる。
グ変換器３２からＭビット分解能のアナログ出力が出力
され、下位ビット用のデジタル／アナログ変換器３５か
ら（Ｎ−Ｍ）ビット分解能のアナログ出力が出力され
る。下位ビット用のアナログ出力を減衰器３６により上
位ビット用のアナログ出力に対して２のＭ乗分の１に減
衰したアナログ出力と、上位ビット用のアナログ出力を
アナログ加算器３７によってアナログ加算する事により
Ｎビット分解能のアナログ出力を得る事ができる。
【００２９】また、本実施形態では、上位ビット用の抵
抗ストリングスと下位ビット用の抵抗ストリングスを、
同一の基準電圧ＶＲ１とＶＲ２の間を各々のビット数に
応じて分割している。両者の違いは、分割数が異なるだ
けのため、上位ビット用と下位ビット用の抵抗ストリン
グスを兼用する事ができる。これにより、上位Ｍビット
と下位（Ｎ−Ｍ）ビットのいずれか数の小さい方のビッ
ト数分の抵抗ストリングスを削除する事ができる。この
抵抗ストリングスの削除は、デジタル／アナログ変換器
の回路規模を削減する効果が有り、低コスト化に寄与す
る事ができる。
抗ストリングスと下位ビット用の抵抗ストリングスを、
同一の基準電圧ＶＲ１とＶＲ２の間を各々のビット数に
応じて分割している。両者の違いは、分割数が異なるだ
けのため、上位ビット用と下位ビット用の抵抗ストリン
グスを兼用する事ができる。これにより、上位Ｍビット
と下位（Ｎ−Ｍ）ビットのいずれか数の小さい方のビッ
ト数分の抵抗ストリングスを削除する事ができる。この
抵抗ストリングスの削除は、デジタル／アナログ変換器
の回路規模を削減する効果が有り、低コスト化に寄与す
る事ができる。
【００３０】例えば、１２ビット分解能のアナログ出力
を得る場合に、従来例では、上位６ビットと下位６ビッ
トに分割して従来例の様な構成とした場合には、２の６
乗（＝６４）×２（上位と下位分）個の単位抵抗と同数
のスイッチの個数で構成する事ができる。
を得る場合に、従来例では、上位６ビットと下位６ビッ
トに分割して従来例の様な構成とした場合には、２の６
乗（＝６４）×２（上位と下位分）個の単位抵抗と同数
のスイッチの個数で構成する事ができる。
【００３１】これに対して、本実施形態では、従来例よ
り２の６乗（＝６４）個の単位抵抗を削除する事ができ
る。また、上位７ビットと下位５ビットに分割した場合
には、従来例より２の５乗（＝３２）個の単位抵抗を削
除する事ができる。この場合、下位ビット用のスイッチ
の接続は、上位ビット用が単位抵抗Ｒｍづつ接続される
のに対して、単位抵抗Ｒｍの４個おきに接続されること
になる。すなわち、下位ビット用の単位抵抗Ｒｓは、Ｒ
ｓ＝Ｒｍ×４となる。
り２の６乗（＝６４）個の単位抵抗を削除する事ができ
る。また、上位７ビットと下位５ビットに分割した場合
には、従来例より２の５乗（＝３２）個の単位抵抗を削
除する事ができる。この場合、下位ビット用のスイッチ
の接続は、上位ビット用が単位抵抗Ｒｍづつ接続される
のに対して、単位抵抗Ｒｍの４個おきに接続されること
になる。すなわち、下位ビット用の単位抵抗Ｒｓは、Ｒ
ｓ＝Ｒｍ×４となる。
【００３２】さらに、本実施形態では、上位ビット用の
抵抗ストリングスと下位ビット用の抵抗ストリングスを
兼用している為、実施例のデジタル／アナログ変換器の
動作スピードは、上位と下位の兼用の抵抗ストリングス
の出力インピーダンスにより制限される事になる。この
兼用の抵抗ストリングスの出力インピーダンスは、容易
に下げる事が可能な為、動作スピードの高速化が容易で
ある利点がある。
抵抗ストリングスと下位ビット用の抵抗ストリングスを
兼用している為、実施例のデジタル／アナログ変換器の
動作スピードは、上位と下位の兼用の抵抗ストリングス
の出力インピーダンスにより制限される事になる。この
兼用の抵抗ストリングスの出力インピーダンスは、容易
に下げる事が可能な為、動作スピードの高速化が容易で
ある利点がある。
【００３３】図２は本実施形態に係る下位ビット用のデ
ジタル／アナログ変換器３５のアナログ出力を２のＭ乗
分の１に減衰する減衰器３６とアナログ加算器３７とを
単一の回路で構成した第１の例を示している。４１〜４
６は抵抗であり、図中のＫ値が減衰比を示し、Ｋ＝２の
Ｍ乗である。また、４０は加算用オペアンプである。こ
のような構成によれば、デジタル／アナログ変換器のア
ナログ出力になるＶＯＵＴは、 ＶＯＵＴ＝ＶＲ２＋ＶＡＭ−ＶＲ２＋（ＶＡＳ−ＶＲ２）／Ｋ ＝ＶＡＭ＋（ＶＡＳ−ＶＲ２）／Ｋ の関係式となる。図中のＶＡＭは、上位ビット用のデジ
タル／アナログ変換器のアナログ出力電圧値を示し、Ｖ
ＡＳは、下位ビット用のデジタル／アナログ変換器のア
ナログ出力電圧値を示している。ＶＡＭとＶＡＳが入力
されるアナログ加算器の入力インピーダンスが低い為
に、バッファ用のボルテージフォロアアンプ３８、３９
が必要となっている。また、アナログ出力ＶＯＵＴにも
インピーダンスの低い負荷が接続される場合には出力バ
ッファ用のボルテージフォロアアンプを付け加える必要
性がある。この関係式より、Ｎビット分解能のアナログ
出力ＶＯＵＴを得る事ができる。
ジタル／アナログ変換器３５のアナログ出力を２のＭ乗
分の１に減衰する減衰器３６とアナログ加算器３７とを
単一の回路で構成した第１の例を示している。４１〜４
６は抵抗であり、図中のＫ値が減衰比を示し、Ｋ＝２の
Ｍ乗である。また、４０は加算用オペアンプである。こ
のような構成によれば、デジタル／アナログ変換器のア
ナログ出力になるＶＯＵＴは、 ＶＯＵＴ＝ＶＲ２＋ＶＡＭ−ＶＲ２＋（ＶＡＳ−ＶＲ２）／Ｋ ＝ＶＡＭ＋（ＶＡＳ−ＶＲ２）／Ｋ の関係式となる。図中のＶＡＭは、上位ビット用のデジ
タル／アナログ変換器のアナログ出力電圧値を示し、Ｖ
ＡＳは、下位ビット用のデジタル／アナログ変換器のア
ナログ出力電圧値を示している。ＶＡＭとＶＡＳが入力
されるアナログ加算器の入力インピーダンスが低い為
に、バッファ用のボルテージフォロアアンプ３８、３９
が必要となっている。また、アナログ出力ＶＯＵＴにも
インピーダンスの低い負荷が接続される場合には出力バ
ッファ用のボルテージフォロアアンプを付け加える必要
性がある。この関係式より、Ｎビット分解能のアナログ
出力ＶＯＵＴを得る事ができる。
【００３４】本実施形態では、上位ビットと下位ビット
の減衰比は、抵抗値比Ｒ：Ｒ×Ｋで決まる為、抵抗値Ｒ
と抵抗値Ｒ×Ｋの相対的な比の精度を保てば、リニアリ
ティ性能の良いデジタル／アナログ変換器を実現でき
る。
の減衰比は、抵抗値比Ｒ：Ｒ×Ｋで決まる為、抵抗値Ｒ
と抵抗値Ｒ×Ｋの相対的な比の精度を保てば、リニアリ
ティ性能の良いデジタル／アナログ変換器を実現でき
る。
【００３５】したがって、従来例の様な調整用の抵抗Ｒ
ｃの調整や、製造後のトリミング等のかなり煩雑な処理
を行う必要性が無く、リニアリティ性能の良いデジタル
／アナログ変換器を実現できる。
ｃの調整や、製造後のトリミング等のかなり煩雑な処理
を行う必要性が無く、リニアリティ性能の良いデジタル
／アナログ変換器を実現できる。
【００３６】図３は本実施形態に係る下位ビット用のデ
ジタル／アナログ変換器のアナログ出力を２のＭ乗分の
１に減衰する減衰器３６とアナログ加算器３７とを単一
の回路で構成した第２の例を示している。５１〜５６は
抵抗であり、第１の例と同様に図中のＫ値が減衰比を示
し、Ｋ＝２のＭ乗となる。また、５０は加算用オペアン
プである。このような構成によれば、デジタル／アナロ
グ変換器のアナログ出力になるＶＯＵＴは、 ＶＯＵＴ＝ＶＲ２＋ＶＡＭ−ＶＳＳ＋（ＶＡＳ−ＶＲ
２）／Ｋ の関係式となる。第１の例と異なる点は、第２の基準電
圧ＶＲ２にもバッファ用のボルテージフォロアアンプ４
９を使用した点と、加算用オペアンプ５０の負入力端子
に接続される入力用の抵抗Ｒを接地電位ＶＳＳに接続し
た点である。
ジタル／アナログ変換器のアナログ出力を２のＭ乗分の
１に減衰する減衰器３６とアナログ加算器３７とを単一
の回路で構成した第２の例を示している。５１〜５６は
抵抗であり、第１の例と同様に図中のＫ値が減衰比を示
し、Ｋ＝２のＭ乗となる。また、５０は加算用オペアン
プである。このような構成によれば、デジタル／アナロ
グ変換器のアナログ出力になるＶＯＵＴは、 ＶＯＵＴ＝ＶＲ２＋ＶＡＭ−ＶＳＳ＋（ＶＡＳ−ＶＲ
２）／Ｋ の関係式となる。第１の例と異なる点は、第２の基準電
圧ＶＲ２にもバッファ用のボルテージフォロアアンプ４
９を使用した点と、加算用オペアンプ５０の負入力端子
に接続される入力用の抵抗Ｒを接地電位ＶＳＳに接続し
た点である。
【００３７】第２の基準電圧ＶＲ２にもバッファ用のボ
ルテージフォロアアンプ４９を使用したのは、第２の基
準電圧ＶＲ２を電源ＶＤＤと接地電位ＶＳＳ間の抵抗ス
トリングスの中間電位を使用する場合には、加算用オペ
アンプ５０の入力インピーダンスが低い為に、バッファ
用のボルテージフォロアアンプが必要となってくるため
である。
ルテージフォロアアンプ４９を使用したのは、第２の基
準電圧ＶＲ２を電源ＶＤＤと接地電位ＶＳＳ間の抵抗ス
トリングスの中間電位を使用する場合には、加算用オペ
アンプ５０の入力インピーダンスが低い為に、バッファ
用のボルテージフォロアアンプが必要となってくるため
である。
【００３８】また、関係式中の（ＶＡＳ−ＶＲ２）／Ｋ
の項より、バッファ用のボルテージフォロアアンプに出
力オフセットが生じた場合にも、ＶＡＳとＶＲ２両方の
オフセット電圧が相互に相殺するため、第１の例よりも
リニアリティ性能を改善する事ができる。
の項より、バッファ用のボルテージフォロアアンプに出
力オフセットが生じた場合にも、ＶＡＳとＶＲ２両方の
オフセット電圧が相互に相殺するため、第１の例よりも
リニアリティ性能を改善する事ができる。
【００３９】次に、加算用オペアンプ５０の負入力端子
に接続される入力用の抵抗Ｒを接地電位ＶＳＳに接続す
ることで、関係式からアナログ出力ＶＯＵＴに電圧ＶＲ
２分のオフセットを加える事が可能となる。即ち、抵抗
ストリングスで使用しているアナログ出力範囲とデジタ
ル／アナログ変換器のアナログ出力範囲を変える事が可
能となる。
に接続される入力用の抵抗Ｒを接地電位ＶＳＳに接続す
ることで、関係式からアナログ出力ＶＯＵＴに電圧ＶＲ
２分のオフセットを加える事が可能となる。即ち、抵抗
ストリングスで使用しているアナログ出力範囲とデジタ
ル／アナログ変換器のアナログ出力範囲を変える事が可
能となる。
【００４０】例えば、抵抗ストリングスのアナログ出力
範囲を０．７５Ｖ〜２．７５Ｖ（２Ｖp-p ：１．７５Ｖ
センター）とすると、ＶＲ2 ＝０．７５Ｖとなり、関係
式から、デジタル／アナログ変換器のアナログ出力範囲
は、１．５Ｖ〜３．５Ｖ（２Ｖp-p ：２．５Ｖセンタ
ー）となる。
範囲を０．７５Ｖ〜２．７５Ｖ（２Ｖp-p ：１．７５Ｖ
センター）とすると、ＶＲ2 ＝０．７５Ｖとなり、関係
式から、デジタル／アナログ変換器のアナログ出力範囲
は、１．５Ｖ〜３．５Ｖ（２Ｖp-p ：２．５Ｖセンタ
ー）となる。
【００４１】これにより、バッファ用のボルテージフォ
ロアアンプやスイッチ回路のアナログ特性上に最適な動
作範囲がある場合に、抵抗ストリングスのアナログ出力
範囲をその最適な動作範囲に合わせ、デジタル／アナロ
グ変換器のアナログ出力範囲は、本来の仕様上の範囲に
合わせる事が可能となる。これは、バッファ用のボルテ
ージフォロアアンプやスイッチ回路をアナログ特性上の
最適な動作範囲で使用できる事から、デジタル／アナロ
グ変換器のアナログ出力のリニアリティ性能を改善する
事ができる。
ロアアンプやスイッチ回路のアナログ特性上に最適な動
作範囲がある場合に、抵抗ストリングスのアナログ出力
範囲をその最適な動作範囲に合わせ、デジタル／アナロ
グ変換器のアナログ出力範囲は、本来の仕様上の範囲に
合わせる事が可能となる。これは、バッファ用のボルテ
ージフォロアアンプやスイッチ回路をアナログ特性上の
最適な動作範囲で使用できる事から、デジタル／アナロ
グ変換器のアナログ出力のリニアリティ性能を改善する
事ができる。
【００４２】また、アナログ加算用アンプの出力端子と
負入力端子をつないでいる帰還抵抗Ｒの抵抗値を入力抵
抗Ｒに対して、Ｇ倍した場合には、アナログ加算器にＧ
倍のゲインを持たせる事ができる。
負入力端子をつないでいる帰還抵抗Ｒの抵抗値を入力抵
抗Ｒに対して、Ｇ倍した場合には、アナログ加算器にＧ
倍のゲインを持たせる事ができる。
【００４３】例えば、帰還抵抗Ｒの抵抗値を入力抵抗Ｒ
に対して１．５倍の値とすると、抵抗ストリングスのア
ナログ出力振幅を２Ｖp-p の場合に、デジタル／アナロ
グ変換器のアナログ出力振幅は、３Ｖp-p となる。
に対して１．５倍の値とすると、抵抗ストリングスのア
ナログ出力振幅を２Ｖp-p の場合に、デジタル／アナロ
グ変換器のアナログ出力振幅は、３Ｖp-p となる。
【００４４】図４は本実施形態に係る下位ビット用のデ
ジタル／アナログ変換器３４のアナログ出力を２のＭ乗
分の１に減衰する減衰器３６とアナログ加算器３７の第
３の例を示す図である。この場合は、第１及び第２の例
が抵抗加算を行っているのに対して、容量による容量加
算を行っている。５８、５９、６０は容量素子であり、
図中のＫ値が減衰比を示し、Ｋ＝２のＭ乗となる。６１
はスイッチであり、５７は加算用オペアンプである。こ
のような構成によれば、デジタル／アナログ変換器のア
ナログ出力になるＶＯＵＴは、 ＶＯＵＴ＝（ＶＡＭ×Ｋ＋ＶＡＳ）／（１＋Ｋ） の関係式となる。この場合、加算用オペアンプ５７の入
力インピーダンスが高い為に、抵抗加算方式で必要であ
った、バッファ用のボルテージフォロアアンプを使用し
ないで構成できる利点がある。
ジタル／アナログ変換器３４のアナログ出力を２のＭ乗
分の１に減衰する減衰器３６とアナログ加算器３７の第
３の例を示す図である。この場合は、第１及び第２の例
が抵抗加算を行っているのに対して、容量による容量加
算を行っている。５８、５９、６０は容量素子であり、
図中のＫ値が減衰比を示し、Ｋ＝２のＭ乗となる。６１
はスイッチであり、５７は加算用オペアンプである。こ
のような構成によれば、デジタル／アナログ変換器のア
ナログ出力になるＶＯＵＴは、 ＶＯＵＴ＝（ＶＡＭ×Ｋ＋ＶＡＳ）／（１＋Ｋ） の関係式となる。この場合、加算用オペアンプ５７の入
力インピーダンスが高い為に、抵抗加算方式で必要であ
った、バッファ用のボルテージフォロアアンプを使用し
ないで構成できる利点がある。
【００４５】また、加算用オペアンプ５７の出力端子と
負入力端子をつないでいる帰還容量Ｃ×（１＋Ｋ）の容
量値を入力容量Ｃ×Ｋに対して、Ｇ倍した場合には、加
算用オペアンプ５７に１／Ｇ倍のゲインを持たせる事が
できる。
負入力端子をつないでいる帰還容量Ｃ×（１＋Ｋ）の容
量値を入力容量Ｃ×Ｋに対して、Ｇ倍した場合には、加
算用オペアンプ５７に１／Ｇ倍のゲインを持たせる事が
できる。
【００４６】上記したように、本実施形態では、小ビッ
ト数の低分解能の抵抗分圧方式の複数のデジタル／アナ
ログ変換器のアナログ出力を重みづけをとった上で加算
し１つのアナログデータを出力させている。そして、小
ビット数の分解能の抵抗分圧方式のデジタル／アナログ
変換器を複数個用いて、多ビット数の高分解能のデジタ
ル／アナログ変換器を実現するものである。また、逐次
比較方式のアナログ／デジタル変換器に内蔵されるデジ
タル／アナログ変換器にも利用できる。
ト数の低分解能の抵抗分圧方式の複数のデジタル／アナ
ログ変換器のアナログ出力を重みづけをとった上で加算
し１つのアナログデータを出力させている。そして、小
ビット数の分解能の抵抗分圧方式のデジタル／アナログ
変換器を複数個用いて、多ビット数の高分解能のデジタ
ル／アナログ変換器を実現するものである。また、逐次
比較方式のアナログ／デジタル変換器に内蔵されるデジ
タル／アナログ変換器にも利用できる。
【００４７】なお、上記した実施形態では、下位ビット
用のアナログ出力を減衰器によって減衰させて上位ビッ
ト用のアナログ出力とアナログ加算するようにしたが、
その代わりに、上位ビット用のアナログ出力を昇圧回路
により昇圧して下位ビット用のアナログ出力とアナログ
加算するようにしてもよい。このためには、図２に示す
Ｋの値を１／Ｋに置き換えれば昇圧が可能になる。
用のアナログ出力を減衰器によって減衰させて上位ビッ
ト用のアナログ出力とアナログ加算するようにしたが、
その代わりに、上位ビット用のアナログ出力を昇圧回路
により昇圧して下位ビット用のアナログ出力とアナログ
加算するようにしてもよい。このためには、図２に示す
Ｋの値を１／Ｋに置き換えれば昇圧が可能になる。
【００４８】
【発明の効果】本発明によれば、下位ビット用のデジタ
ル／アナログ変換器のアナログ出力を減衰器によって減
衰してから上位ビット用のアナログ出力とアナログ加算
し、かつ、減衰率は抵抗比または容量比で調整できる
為、ＬＳＩ等にオンチップした場合でも、デジタル／ア
ナログ変換器のアナログ出力のリニアリティ性能を改善
する事ができる。
ル／アナログ変換器のアナログ出力を減衰器によって減
衰してから上位ビット用のアナログ出力とアナログ加算
し、かつ、減衰率は抵抗比または容量比で調整できる
為、ＬＳＩ等にオンチップした場合でも、デジタル／ア
ナログ変換器のアナログ出力のリニアリティ性能を改善
する事ができる。
【００４９】また、上位ビット用の抵抗ストリングスと
下位ビット用の抵抗ストリングスを兼用にしたので、兼
用した分の抵抗ストリングスを削減する事ができる。こ
れによってデジタル／アナログ変換器の回路規模を削減
することができ、低コスト化に寄与する事ができる。さ
らに、この兼用の抵抗ストリングスの出力インピーダン
スは容易に下げる事が可能な為、動作スピードの高速化
を実現できる。
下位ビット用の抵抗ストリングスを兼用にしたので、兼
用した分の抵抗ストリングスを削減する事ができる。こ
れによってデジタル／アナログ変換器の回路規模を削減
することができ、低コスト化に寄与する事ができる。さ
らに、この兼用の抵抗ストリングスの出力インピーダン
スは容易に下げる事が可能な為、動作スピードの高速化
を実現できる。
【図１】本発明の一実施形態に係るデジタル／アナログ
変換器の構成を示す図である。
変換器の構成を示す図である。
【図２】本実施形態における減衰器とアナログ加算器と
を単一の回路で構成した場合の第１の例を示す図であ
る。
を単一の回路で構成した場合の第１の例を示す図であ
る。
【図３】本実施形態における減衰器とアナログ加算器と
を単一の回路で構成した場合の第２の例を示す図であ
る。
を単一の回路で構成した場合の第２の例を示す図であ
る。
【図４】本実施形態における減衰器とアナログ加算器と
を単一の回路で構成した場合の第３の例を示す図であ
る。
を単一の回路で構成した場合の第３の例を示す図であ
る。
【図５】従来例のデジタル／アナログ変換器の変換特性
を示し、上位ビットの切り変わり目での誤差電圧の発生
状況を示す図である。
を示し、上位ビットの切り変わり目での誤差電圧の発生
状況を示す図である。
【図６】従来のデジタル／アナログ変換器の構成を示す
図である。
図である。
【符号の説明】 1,22…上位Ｍビット用デコーダ、 2,23…上位Ｍビット用スイッチ回路、 3,4,5,6,7,8 …上位Ｍビット用単位抵抗素子、 9 …調整用抵抗素子、 10,30 …第１の基準電圧、 11,31 …第２の基準電圧、 12,32 …上位Ｍビット用デジタル／アナログ変換器、 13,33 …下位（Ｎ−Ｍ）ビット用デコーダ、 14,34 …下位（Ｎ−Ｍ）ビット用スイッチ回路、 15,16,17,18,19…下位（Ｎ−Ｍ）ビット用単位抵抗素
子、 20,35 …下位（Ｎ−Ｍ）ビット用デジタル／アナログ変
換器、 21,37 …アナログ加算器、 24,25,26,27,28,29 …上位・下位兼用の単位抵抗素子、 36…減衰器、 38,39,47,48,49…バッファ用ボルテージフォロアアン
プ、 40,50,57…加算用オペアンプ、 41,42,43,44,45,46,51,52,53,54,55,56 …抵抗素子、 58,59,60…容量素子、 61…スイッチ素子、 62,65 …理想的なデジタル／アナログ変換器の変換特
性、 63…従来のデジタル／アナログ変換器の変換特性の第１
の例、 64…従来のデジタル／アナログ変換器の変換特性の第２
の例。
子、 20,35 …下位（Ｎ−Ｍ）ビット用デジタル／アナログ変
換器、 21,37 …アナログ加算器、 24,25,26,27,28,29 …上位・下位兼用の単位抵抗素子、 36…減衰器、 38,39,47,48,49…バッファ用ボルテージフォロアアン
プ、 40,50,57…加算用オペアンプ、 41,42,43,44,45,46,51,52,53,54,55,56 …抵抗素子、 58,59,60…容量素子、 61…スイッチ素子、 62,65 …理想的なデジタル／アナログ変換器の変換特
性、 63…従来のデジタル／アナログ変換器の変換特性の第１
の例、 64…従来のデジタル／アナログ変換器の変換特性の第２
の例。
Claims (6)
- 【請求項１】 Ｎビットの入力データの上位Ｍビットが
入力されてアナログ出力を出力する第１のＭビットのデ
ジタル／アナログ変換器と、 下位（Ｎ−Ｍ）ビットが入力されてアナログ出力を出力
する第２の（Ｎ−Ｍ）ビットのデジタル／アナログ変換
器と、 前記第２の（Ｎ−Ｍ）ビットのデジタル／アナログ変換
器のアナログ出力を２のＭ乗分の１に減衰する減衰器
と、 前記第１のＭビットのデジタル／アナログ変換器のアナ
ログ出力と、前記減衰器によって減衰された第２の（Ｎ
−Ｍ）ビットのデジタル／アナログ変換器のアナログ出
力を加算するアナログ加算器と、 を具備し、 前記減衰器と前記アナログ加算器とは単一の回路で構成
され、 この単一の回路は、 前記第１及び第２のデジタル／アナログ変換器のアナロ
グ出力を各々入力する第１と第２のボルテージフォロア
アンプと、 アナログ加算用のオペアンプと、 このオペアンプの出力と負入力端子を接続する帰還用の
第１の抵抗素子と、 前記オペアンプの負入力端子と第２の基準電圧との間に
並列に接続された第２、第３抵抗素子と、 前記オペアンプの正入力端子と前記第１のボルテージフ
ォロアアンプの出力端子との間に接続された第４の抵抗
素子と、 前記オペアンプの正入力端子と前記第２のボルテージフ
ォロアアンプの出力端子との間に接続された第５の抵抗
素子と、 前記オペアンプの正入力端子と第２の基準電圧との間に
接続された第６の抵抗素子とを具備し、 前記第２と第４と第６の抵抗素子の抵抗値を同一のもの
とするとともに、前記第３と第５の抵抗素子の抵抗値を
同一のものとし、さらに前記第２と第４と第６の抵抗素
子の抵抗値と、前記第３と第５の抵抗素子の抵抗値を上
位Ｍビットのビット数に応じた抵抗比とする事により前
記減衰器の減衰量を定め、前記オペアン プの出力を、前
記第１のデジタル／アナログ変換器のアナログ出力と、
減衰された前記第２のデジタル／アナログ変換器のアナ
ログ出力とを加算した アナログ出力とすることを特徴と
するデジタル／アナログ変換器。 - 【請求項２】 前記第１または第２のデジタル／アナロ
グ変換器は、 入力されたデジタルデータをデコードするデコーダと、 第１の基準電圧と第２の基準電圧との間に、入力データ
のビット数に応じた最小分解能の電圧に分圧する単位抵
抗の直列接続で構成された分圧回路と、 この分圧回路の各分圧出力に接続されて、前記デコーダ
の出力データに応じて分圧された電圧を取り出すスイッ
チ回路とを具備し、 入力されたデジタルデータに応じて、前記分圧回路の分
圧された電圧をアナログ出力電圧として出力するデジタ
ル／アナログ変換器であることを特徴とする請求項１記
載のデジタル／アナログ変換器。 - 【請求項３】 前記第１及び第２のデジタル／アナログ
変換器は、 入力されたデジタルデータをデコードするデコーダと、 第１の基準電圧と第２の基準電圧との間に入力データの
ビット数に応じた最小分解能の電圧に分圧する単位抵抗
の直列接続で構成された分圧回路と、 この分圧回路の各分圧出力に接続され、前記デコーダの
出力データに応じて分圧された電圧を取り出すスイッチ
回路とを具備し、 入力されたデジタルデータに応じて、前記分圧回路の分
圧された電圧をアナログ出力電圧として出力するデジタ
ル／アナログ変換器であり、 前記第１のデジタル／アナログ変換器の分圧回路と、前
記第２のデジタル／アナログ変換器の分圧回路は兼用さ
れていることを特徴とする請求項１記載のデジタル／ア
ナログ変換器。 - 【請求項４】 Ｎビットの入力データの上位Ｍビットが
入力されてアナログ出力を出力する第１のＭビットのデ
ジタル／アナログ変換器と、 下位（Ｎ−Ｍ）ビットが入力されてアナログ出力を出力
する第２の（Ｎ−Ｍ）ビットのデジタル／アナログ変換
器と、 前記第２の（Ｎ−Ｍ）ビットのデジタル／アナログ変換
器のアナログ出力を２のＭ乗分の１に減衰する減衰器
と、 前記第１のＭビットのデジタル／アナログ変換器のアナ
ログ出力と、前記減衰器によって減衰された第２の（Ｎ
−Ｍ）ビットのデジタル／アナログ変換器のアナログ出
力を加算するアナログ加算器と、 を具備し、 前記減衰器と前記アナログ加算器とは単一の回路で構成
され、 この単一の回路は、 前記第１及び第２のデジタル／アナログ変換器のアナロ
グ出力を各々入力する第１と第２のボルテージフォロア
アンプと、 第２の基準電圧を入力する第３のボルテージフォロアア
ンプと、 アナログ加算用のオペアンプと、 このオペアンプの出力と負入力端子を接続する帰還用の
第１の抵抗素子と、 前記オペアンプの負入力端子と接地電位との間に接続さ
れた第２の抵抗素子と、 前記オペアンプの負入力端子と前記第３のボルテージフ
ォロアアンプの出力端子との間に接続された第３の抵抗
素子と、 前記オペアンプの正入力端子と前記第１のボルテージフ
ォロアアンプの出力端子との間に接続された第４の抵抗
素子と、 前記オペアンプの正入力端子と前記第２のボルテージフ
ォロアアンプの出力端子との間に接続された第５の抵抗
素子と、 前記オペアンプの正入力端子と前記第３のボルテージフ
ォロアアンプの出力端子との間に接続された第６の抵抗
素子とを具備し、 前記第２と第４と第６の抵抗素子の抵抗値を同一のもの
とするとともに、前記第３と第５の抵抗素子の抵抗値を
同一のものとし、さらに前記第２と第４と第６の抵抗素
子の抵抗値と、前記第３と第５の抵抗素子の抵抗値を上
位Ｍビットのビット数に応じた抵抗比とする事により前
記減衰器の減衰量を定め、前記オペアンプの出力を、前
記第１のデジタル／アナログ変換器のアナログ出力と、
減衰された前記第２のデジタル／アナログ変換器のアナ
ログ出力とを加算したアナログ出力としたことを特徴と
するデジタル／アナログ変換器。 - 【請求項５】 前記第１または第２のデジタル／アナロ
グ変換器は、 入力されたデジタルデータをデコードするデコーダと、 第１の基準電圧と第２の基準電圧との間に、入力データ
のビット数に応じた最小分解能の電圧に分圧する単位抵
抗の直列接続で構成された分圧回路と、 この分圧回路の各分圧出力に接続されて、前記デコーダ
の出力データに応じて分圧された電圧を取り出すスイッ
チ回路とを具備し、 入力されたデジタルデータに応じて、前記分圧回路の分
圧された電圧をアナログ出力電圧として出力するデジタ
ル／アナログ変換器であることを特徴とする請求項４記
載のデジタル／アナログ変換器。 - 【請求項６】 前記第１及び第２のデジタル／アナログ
変換器は、 入力されたデジタルデータをデコードするデコーダと、 第１の基準電圧と第２の基準電圧との間に入力データの
ビット数に応じた最小分解能の電圧に分圧する単位抵抗
の直列接続で構成された分圧回路と、 この分圧回路の各分圧出力に接続され、前記デコーダの
出力データに応じて分圧された電圧を取り出すスイッチ
回路とを具備し、 入力されたデジタルデータに応じて、前記分圧回路の分
圧された電圧をアナログ出力電圧として出力するデジタ
ル／アナログ変換器であり、 前記第１のデジタル／アナログ変換器の分圧回路と、前
記第２のデジタル／アナログ変換器の分圧回路は兼用さ
れていることを特徴とする請求項４記載のデジタル／ア
ナログ変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27738997A JP3253901B2 (ja) | 1997-10-09 | 1997-10-09 | デジタル／アナログ変換器 |
| US09/168,381 US6163288A (en) | 1997-10-09 | 1998-10-08 | Digital-to-analog converter in which an analog output of low order bits is attenuated, and added to an analog output of high order bits |
| TW087116750A TW385381B (en) | 1997-10-09 | 1998-10-08 | Digital/analog converter |
| KR10-1998-0042182A KR100362093B1 (ko) | 1997-10-09 | 1998-10-09 | 디지털/아날로그변환기 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27738997A JP3253901B2 (ja) | 1997-10-09 | 1997-10-09 | デジタル／アナログ変換器 |
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| Publication Number | Publication Date |
|---|---|
| JPH11122108A JPH11122108A (ja) | 1999-04-30 |
| JP3253901B2 true JP3253901B2 (ja) | 2002-02-04 |
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ID=17582861
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27738997A Expired - Fee Related JP3253901B2 (ja) | 1997-10-09 | 1997-10-09 | デジタル／アナログ変換器 |
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| JP4265666B2 (ja) | 2007-02-23 | 2009-05-20 | パナソニック電工株式会社 | 脱毛装置 |
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- 1998-10-08 TW TW087116750A patent/TW385381B/zh not_active IP Right Cessation
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