JP2782057B2 - スペクトル拡散通信方式のための逆拡散回路 - Google Patents
スペクトル拡散通信方式のための逆拡散回路Info
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/69—Spread spectrum techniques
- H04B1/707—Spread spectrum techniques using direct sequence modulation
- H04B1/709—Correlator structure
- H04B1/7093—Matched filter type
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Mobile Radio Communication Systems (AREA)
- Radio Relay Systems (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、移動体通信や無線ＬＡ
Ｎ等のためのスペクトル拡散通信のための逆拡散回路に
係り、特に高速通信のためのスペクトル拡散通信に好適
な逆拡散回路に関する。
Ｎ等のためのスペクトル拡散通信のための逆拡散回路に
係り、特に高速通信のためのスペクトル拡散通信に好適
な逆拡散回路に関する。
【０００２】
【従来の技術】スペクトル拡散通信における、通信の高
速化を企図してＭ−ａｒｙ方式、並列方式および並列組
合せ方式が提案されている（朱近康他、電子情報通信学
会論文誌、Ｂ−ＩＩ Ｖｏｌ．Ｊ７４−Ｂ−ＩＩ Ｎ
ｏ．５、ｐｐ．２０７−２１４、１９９１年５月）。こ
こにＭ−ａｒｙ方式は複数のＰＮ符号系列を用意してお
き、送信すべき信号列のビットパターンとＰＮ符号系列
とを対応させ、いずれか１つのＰＮ符号系列を送信す
る。並列方式は複数のＰＮ符号系列を用意しておき、送
信データを並列化した後にこれらＰＮ符号系列によって
拡散しつつ並列送信するものである。また並列組合せ方
式は、複数のＰＮ符号系列を用意するとともに、これら
ＰＮ符号系列の組合せを信号列に対応させ、１個または
複数のＰＮ符号系列を並列送信する。
速化を企図してＭ−ａｒｙ方式、並列方式および並列組
合せ方式が提案されている（朱近康他、電子情報通信学
会論文誌、Ｂ−ＩＩ Ｖｏｌ．Ｊ７４−Ｂ−ＩＩ Ｎ
ｏ．５、ｐｐ．２０７−２１４、１９９１年５月）。こ
こにＭ−ａｒｙ方式は複数のＰＮ符号系列を用意してお
き、送信すべき信号列のビットパターンとＰＮ符号系列
とを対応させ、いずれか１つのＰＮ符号系列を送信す
る。並列方式は複数のＰＮ符号系列を用意しておき、送
信データを並列化した後にこれらＰＮ符号系列によって
拡散しつつ並列送信するものである。また並列組合せ方
式は、複数のＰＮ符号系列を用意するとともに、これら
ＰＮ符号系列の組合せを信号列に対応させ、１個または
複数のＰＮ符号系列を並列送信する。
【０００３】これらの高速化スペクトル拡散通信方式
は、受信側において複数のＰＮ符号系列について常時受
信可能な状態でなければならず、復調装置に複数のマッ
チドフィルタを設ける必要がある。マッチドフィルタ
（整合フィルタ）は、２つの信号の同一性を判定するフ
ィルタであり、信号列に２値の乗数を掛け、さらにその
乗算結果を積算する。従って複数のマッチドフィルタを
従来デジタル回路で実現しようとすると、全体回路は極
めて大規模の回路となり、多くの消費電力を消費した。
また従来ＳＡＷ素子による逆拡散回路も知られている
が、ＳＡＷ素子では１素子による全体回路実現が容易で
なくまたＳ／Ｎ比が低いという問題があった。
は、受信側において複数のＰＮ符号系列について常時受
信可能な状態でなければならず、復調装置に複数のマッ
チドフィルタを設ける必要がある。マッチドフィルタ
（整合フィルタ）は、２つの信号の同一性を判定するフ
ィルタであり、信号列に２値の乗数を掛け、さらにその
乗算結果を積算する。従って複数のマッチドフィルタを
従来デジタル回路で実現しようとすると、全体回路は極
めて大規模の回路となり、多くの消費電力を消費した。
また従来ＳＡＷ素子による逆拡散回路も知られている
が、ＳＡＷ素子では１素子による全体回路実現が容易で
なくまたＳ／Ｎ比が低いという問題があった。
【０００４】
【発明が解決しようとする課題】本発明はこの従来の問
題点を解消すべく創案されたもので、高速化スペクトル
拡散通信に適用可能な逆拡散回路を提供することを目的
とする。
題点を解消すべく創案されたもので、高速化スペクトル
拡散通信に適用可能な逆拡散回路を提供することを目的
とする。
【０００５】
【課題を解決するための手段】本発明に係る逆拡散回路
は、マッチドフィルタとして、キャパシタンスおよび反
転増幅部よりなるアナログ型のサンプル・ホールド回路
と、ＰＮ符号に応じてこのサンプル・ホールド回路の出
力を２系統に分岐するアナログ・マルチプレクサと、ア
ナログマルチプレクサの出力を容量結合により統合する
加算部とを備えた回路を用い、スイッチによっていずれ
か１個のサンプル・ホールド回路に受信信号を導くもの
である。
は、マッチドフィルタとして、キャパシタンスおよび反
転増幅部よりなるアナログ型のサンプル・ホールド回路
と、ＰＮ符号に応じてこのサンプル・ホールド回路の出
力を２系統に分岐するアナログ・マルチプレクサと、ア
ナログマルチプレクサの出力を容量結合により統合する
加算部とを備えた回路を用い、スイッチによっていずれ
か１個のサンプル・ホールド回路に受信信号を導くもの
である。
【０００６】
【発明の実施の形態】次に本発明に係る逆拡散回路の実
施例を図面に基づいて説明する。
施例を図面に基づいて説明する。
【０００７】
【実施例】図１は本発明の第１実施例を示し、Ｍ−ａｒ
ｙ方式の逆拡散回路ＲＳＳを示す。逆拡散回路ＲＳＳに
は複数（ｍ個）のマッチドフィルタＭＦ１〜ＭＦｍが受
信信号Ｖｉｎに対して並列に設けられ、これらマッチド
フィルタはそれぞれ異なるＰＮ符号系列ＰＮ１〜ＰＮｍ
が与えられている。マッチドフィルタＭＦ１〜ＭＦｍの
出力はピーク検出回路ＴＨ１〜ＴＨｍにそれぞれ入力さ
れ、ＴＨ１〜ＴＨｍの出力はエンコーダＥ１に入力され
ている。
ｙ方式の逆拡散回路ＲＳＳを示す。逆拡散回路ＲＳＳに
は複数（ｍ個）のマッチドフィルタＭＦ１〜ＭＦｍが受
信信号Ｖｉｎに対して並列に設けられ、これらマッチド
フィルタはそれぞれ異なるＰＮ符号系列ＰＮ１〜ＰＮｍ
が与えられている。マッチドフィルタＭＦ１〜ＭＦｍの
出力はピーク検出回路ＴＨ１〜ＴＨｍにそれぞれ入力さ
れ、ＴＨ１〜ＴＨｍの出力はエンコーダＥ１に入力され
ている。
【０００８】Ｍ−ａｒｙ方式では、送信信号は、信号列
といずれか１つのＰＮ符号系列とが対応しており、自局
あての信号を受信したときには、いずれか１つのマッチ
ドフィルタがピークを生じることになる。このときデコ
ーダＤＥＣ１はピークを検出したピーク検出回路に応じ
てそのＰＮ系列との対応する複数ビット信号列Ｓｏをデ
コードし出力する。
といずれか１つのＰＮ符号系列とが対応しており、自局
あての信号を受信したときには、いずれか１つのマッチ
ドフィルタがピークを生じることになる。このときデコ
ーダＤＥＣ１はピークを検出したピーク検出回路に応じ
てそのＰＮ系列との対応する複数ビット信号列Ｓｏをデ
コードし出力する。
【０００９】以上ではマッチドフィルタはｍ個設けられ
ていたが、理解を容易にするために、マッチドフィルタ
を３個として、より具体的な構成を説明する。図２にお
いて、逆拡散回路ＲＳＳは複数（ｎ個：ｎはマッチドフ
ィルタのタップ数）のサンプル・ホールド回路ＳＨ２１
〜ＳＨ２ｎを有し、入力信号Ｖｉｎ２はこれらサンプル
・ホールド回路に並列入力されている。各サンプル・ホ
ールド回路は１個のホールドデータを複数系統（３系
統）に出力し、例えばＳＨ１の出力は３個の乗算回路Ｍ
ＵＬ１１、ＭＵＬ１２、ＭＵＬ１３にそれぞれ入力され
ている。同様にＳＨ２２の出力は乗算回路ＭＵＬ２１、
ＭＵＬ２２、ＭＵＬ２３に、ＳＨ３３の出力は乗算回路
ＭＵＬ３１、ＭＵＬ３２、ＭＵＬ３３に、．．．、ＳＨ
２ｎの出力は乗算回路ＭＵＬｎ１、ＭＵＬｎ２、ＭＵＬ
ｎ３に入力されている。各乗算回路にはコントロール回
路ＣＴＲＬが接続され、後述のＰＮ符号に応じた制御が
行われる。
ていたが、理解を容易にするために、マッチドフィルタ
を３個として、より具体的な構成を説明する。図２にお
いて、逆拡散回路ＲＳＳは複数（ｎ個：ｎはマッチドフ
ィルタのタップ数）のサンプル・ホールド回路ＳＨ２１
〜ＳＨ２ｎを有し、入力信号Ｖｉｎ２はこれらサンプル
・ホールド回路に並列入力されている。各サンプル・ホ
ールド回路は１個のホールドデータを複数系統（３系
統）に出力し、例えばＳＨ１の出力は３個の乗算回路Ｍ
ＵＬ１１、ＭＵＬ１２、ＭＵＬ１３にそれぞれ入力され
ている。同様にＳＨ２２の出力は乗算回路ＭＵＬ２１、
ＭＵＬ２２、ＭＵＬ２３に、ＳＨ３３の出力は乗算回路
ＭＵＬ３１、ＭＵＬ３２、ＭＵＬ３３に、．．．、ＳＨ
２ｎの出力は乗算回路ＭＵＬｎ１、ＭＵＬｎ２、ＭＵＬ
ｎ３に入力されている。各乗算回路にはコントロール回
路ＣＴＲＬが接続され、後述のＰＮ符号に応じた制御が
行われる。
【００１０】以上の乗算回路はマッチドフィルタ回路内
の３系統に対応してＭＵＬｉ１、ＭＵＬｉ２、ＭＵＬｉ
３（ｉ＝１〜ｎ）の３個ずつ設けられ、ＭＵＬｉ１（ｉ
＝１〜ｎ）の出力は共通の加算回路ＡＤＤ２１に、 Ｍ
ＵＬｉ２（ｉ＝１〜ｎ）の出力は共通の加算回路ＡＤＤ
２２に、 ＭＵＬｉ３（ｉ＝１〜ｎ）の出力は共通の加
算回路ＡＤＤ２３に入力されている。これら加算回路Ａ
ＤＤ２１、ＡＤＤ２２、ＡＤＤ２３はそれぞれ入力を加
算し、加算結果Ｖｏｕｔ３１、Ｖｏｕｔ３２、Ｖｏｕｔ
３３を出力する。
の３系統に対応してＭＵＬｉ１、ＭＵＬｉ２、ＭＵＬｉ
３（ｉ＝１〜ｎ）の３個ずつ設けられ、ＭＵＬｉ１（ｉ
＝１〜ｎ）の出力は共通の加算回路ＡＤＤ２１に、 Ｍ
ＵＬｉ２（ｉ＝１〜ｎ）の出力は共通の加算回路ＡＤＤ
２２に、 ＭＵＬｉ３（ｉ＝１〜ｎ）の出力は共通の加
算回路ＡＤＤ２３に入力されている。これら加算回路Ａ
ＤＤ２１、ＡＤＤ２２、ＡＤＤ２３はそれぞれ入力を加
算し、加算結果Ｖｏｕｔ３１、Ｖｏｕｔ３２、Ｖｏｕｔ
３３を出力する。
【００１１】このように逆拡散回路ＲＳＳは１系統のサ
ンプル・ホールド回路ＳＨ３１〜ＳＨ３ｎによって複数
系統の相関演算のための信号保持を行うので、各系統ご
とにサンプル・ホールド回路を設ける場合に比較して、
全体の回路規模を小さくでき、これにともなって消費電
力を節減し得る。
ンプル・ホールド回路ＳＨ３１〜ＳＨ３ｎによって複数
系統の相関演算のための信号保持を行うので、各系統ご
とにサンプル・ホールド回路を設ける場合に比較して、
全体の回路規模を小さくでき、これにともなって消費電
力を節減し得る。
【００１２】サンプル・ホールド回路ＳＨ２１は、図３
のように構成され、入力電圧Ｖｉｎ３はスイッチＳＷに
接続されている。スイッチＳＷの出力はキャパシタンス
Ｃ３１に接続され、キャパシタンスＣ３１の出力には３
段の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続さ
れている。最終段のＭＯＳインバータＩ３の出力Ｖｏ３
は帰還キャパシタンスＣ３２を介してＩ１の入力に接続
され、これによってＶｉｎ３が良好な線形性をもってＩ
３の出力に生じるようになっている。ＳＷが閉成される
と、Ｃ３１はＶｉｎ３に対応した電荷に充放電され、Ｉ
１〜Ｉ３のフィードバック機能により出力の線形特性が
保証される。そして、その後スイッチＳＷが開放された
ときにサンプル・ホールド回路ＳＨ２１はＶｉｎ３を保
持することになる。最終段のＩ３の出力は接地キャパシ
タンスＣ３３を介してグランドに接続され、また第２段
のＩ２の出力は１対の平衡レジスタンスＲ３１、Ｒ３２
を介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。なおサンプル・ホ
ールド回路ＳＨ２２〜ＳＨ２ｎはＳＨ２１と同様に構成
されているので説明を省略する。
のように構成され、入力電圧Ｖｉｎ３はスイッチＳＷに
接続されている。スイッチＳＷの出力はキャパシタンス
Ｃ３１に接続され、キャパシタンスＣ３１の出力には３
段の直列なＭＯＳインバータＩ１、Ｉ２、Ｉ３が接続さ
れている。最終段のＭＯＳインバータＩ３の出力Ｖｏ３
は帰還キャパシタンスＣ３２を介してＩ１の入力に接続
され、これによってＶｉｎ３が良好な線形性をもってＩ
３の出力に生じるようになっている。ＳＷが閉成される
と、Ｃ３１はＶｉｎ３に対応した電荷に充放電され、Ｉ
１〜Ｉ３のフィードバック機能により出力の線形特性が
保証される。そして、その後スイッチＳＷが開放された
ときにサンプル・ホールド回路ＳＨ２１はＶｉｎ３を保
持することになる。最終段のＩ３の出力は接地キャパシ
タンスＣ３３を介してグランドに接続され、また第２段
のＩ２の出力は１対の平衡レジスタンスＲ３１、Ｒ３２
を介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。なおサンプル・ホ
ールド回路ＳＨ２２〜ＳＨ２ｎはＳＨ２１と同様に構成
されているので説明を省略する。
【００１３】以上のサンプル・ホールド回路はサンプル
・ホールド回路間でのデータ転送は行わないので、デー
タの転送に起因した誤差の発生を防止し得る。一方デー
タとＰＮ符号の関係は順次更新する必要があり、ＰＮ符
号を循環して使用する。ここにＰＮ符号は２値データで
あるから通常のデジタル回路を使用でき、転送誤差の問
題は生じない。またスイッチＳＷはコントロール回路か
らのコントロール信号によって開閉制御され、いずれか
１個のサンプル・ホールド回路のみがデータ取り込みを
行う。
・ホールド回路間でのデータ転送は行わないので、デー
タの転送に起因した誤差の発生を防止し得る。一方デー
タとＰＮ符号の関係は順次更新する必要があり、ＰＮ符
号を循環して使用する。ここにＰＮ符号は２値データで
あるから通常のデジタル回路を使用でき、転送誤差の問
題は生じない。またスイッチＳＷはコントロール回路か
らのコントロール信号によって開閉制御され、いずれか
１個のサンプル・ホールド回路のみがデータ取り込みを
行う。
【００１４】図４に示すように、前記乗算回路ＭＵＬ１
１は２個のマルチプレクサＭＵＸ４１、ＭＵＸ４２より
なり、これらマルチプレクサには前記Ｖｏ３（図中Ｖｏ
４で示す。）および共通な基準電圧Ｖｒが接続されてい
る。
１は２個のマルチプレクサＭＵＸ４１、ＭＵＸ４２より
なり、これらマルチプレクサには前記Ｖｏ３（図中Ｖｏ
４で示す。）および共通な基準電圧Ｖｒが接続されてい
る。
【００１５】スイッチＳＷ、マルチプレクサＭＵＸ４
１、ＭＵＸ４２はコントロール回路ＣＴＲＬ（図２）か
らのコントロール信号Ｓ１、Ｓ２、Ｓ３によってコント
ロールされ、Ｓ１は一旦閉成された後、入力電圧を取り
込むべき時点においてＳＷを開放する。Ｓ２、Ｓ３は反
転した信号であり、一方のマルチプレクサがＶｏ４を出
力するときには、他方のマルチプレクサはＶｒを出力す
る。ＭＵＸ４１、ＭＵＸ４２は拡散符号の「１」（ハイ
レベル）、「−１」（ローレベル）に対応しており、あ
る時点の入力電圧に符号「１」を乗ずるべきときには、
ＭＵＸ４１からＶｏ４を出力し、「−１」を乗ずるべき
ときにはＭＵＸ４２からＶｏ４を出力する。このハイ、
ローのレベルを代表するために図４ではＭＵＸ４１の出
力をＶＨ、ＭＵＸ４２の出力をＶＬで表示する。
１、ＭＵＸ４２はコントロール回路ＣＴＲＬ（図２）か
らのコントロール信号Ｓ１、Ｓ２、Ｓ３によってコント
ロールされ、Ｓ１は一旦閉成された後、入力電圧を取り
込むべき時点においてＳＷを開放する。Ｓ２、Ｓ３は反
転した信号であり、一方のマルチプレクサがＶｏ４を出
力するときには、他方のマルチプレクサはＶｒを出力す
る。ＭＵＸ４１、ＭＵＸ４２は拡散符号の「１」（ハイ
レベル）、「−１」（ローレベル）に対応しており、あ
る時点の入力電圧に符号「１」を乗ずるべきときには、
ＭＵＸ４１からＶｏ４を出力し、「−１」を乗ずるべき
ときにはＭＵＸ４２からＶｏ４を出力する。このハイ、
ローのレベルを代表するために図４ではＭＵＸ４１の出
力をＶＨ、ＭＵＸ４２の出力をＶＬで表示する。
【００１６】サンプル・ホールド回路で保持された一連
のデータに対する演算が終了した後には、最初に取り込
まれたデータを保持しているサンプル・ホールド回路
に、あらたなデータを取り込み、これとともにＰＮ符号
を循環させてあらたな演算を実行する。この操作を繰り
返すことにより時系列データに対するマッチドフィルタ
演算を逐次実行し得る。
のデータに対する演算が終了した後には、最初に取り込
まれたデータを保持しているサンプル・ホールド回路
に、あらたなデータを取り込み、これとともにＰＮ符号
を循環させてあらたな演算を実行する。この操作を繰り
返すことにより時系列データに対するマッチドフィルタ
演算を逐次実行し得る。
【００１７】図５に示すように、スイッチＳＷはｎ型Ｍ
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ５よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ５を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ５を介して出力端子Ｖｏｕｔ５に接続して
なる。トランジスタ回路Ｔ５におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ５で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ５が導通し、ローレベルのときにはＴ５は遮
断される。
ＯＳトランジスタのソース、ドレインをｐ型ＭＯＳトラ
ンジスタのドレイン、ソースとそれぞれ接続してなるト
ランジスタ回路Ｔ５よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ５を接続
し、ｎＭＯＳのソースの端子を同様の構成のダミートラ
ンジスタＤＴ５を介して出力端子Ｖｏｕｔ５に接続して
なる。トランジスタ回路Ｔ５におけるｎＭＯＳトランジ
スタのゲートにはＳ１が入力され、ｐＭＯＳトランジス
タのゲートにはＳ１をインバータＩ５で反転した信号が
入力されている。これによって、Ｓ１がハイレベルのと
きには、Ｔ５が導通し、ローレベルのときにはＴ５は遮
断される。
【００１８】図６に示すように、マルチプレクサＭＵＸ
４１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ６
１、Ｔ６２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ６に接続してなり、Ｔ６１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
３（図中Ｖｉｎ６１で示す。）を接続し、Ｔ６２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ６２で示す。）が接
続されている。トランジスタ回路Ｔ６１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ６２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ６１のｐＭＯＳおよびＴ６２のｎＭＯＳの
ゲートにはＳ２をインバータＩ６で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ６１が導通してＴ６２は遮断され、ローレベルの
ときにはＴ６２が導通しＴ６１が遮断される。すなわち
ＭＵＸ４１は、Ｓ２のコントロールによりＶｏ３または
Ｖｒを択一的に出力し得る。
４１はｎ型、ｐ型の１対のＭＯＳトランジスタのドレイ
ン、ソースを相互に接続してなるトランジスタ回路Ｔ６
１、Ｔ６２のｎＭＯＳのソース側の端子を共通出力端子
Ｖｏｕｔ６に接続してなり、Ｔ６１におけるｎＭＯＳの
ドレイン側の端子にはＭＯＳインバータＩ３の出力Ｖｏ
３（図中Ｖｉｎ６１で示す。）を接続し、Ｔ６２のドレ
インには基準電圧Ｖｒ（図中Ｖｉｎ６２で示す。）が接
続されている。トランジスタ回路Ｔ６１におけるｎＭＯ
Ｓトランジスタのゲートおよびトランジスタ回路Ｔ６２
におけるｐＭＯＳトランジスタのゲートには信号Ｓ２が
入力され、Ｔ６１のｐＭＯＳおよびＴ６２のｎＭＯＳの
ゲートにはＳ２をインバータＩ６で反転した信号が入力
されている。これによって、Ｓ２がハイレベルのときに
は、Ｔ６１が導通してＴ６２は遮断され、ローレベルの
ときにはＴ６２が導通しＴ６１が遮断される。すなわち
ＭＵＸ４１は、Ｓ２のコントロールによりＶｏ３または
Ｖｒを択一的に出力し得る。
【００１９】図示は省略するが、マルチプレクサＭＵＸ
４２はＭＵＸ４１と同様に構成されＶｏ３とＶｒの接続
が逆転している。すなわち、ＶｒをＴ６１に、Ｖｏ３を
Ｔ６２に接続した構成となっている。これによって、Ｍ
ＵＸ４２はＭＵＸ４１と反対の出力、すなわちＭＵＸ４
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ４１がＶ
ｒを出力するときにはＶｏ３を出力する。
４２はＭＵＸ４１と同様に構成されＶｏ３とＶｒの接続
が逆転している。すなわち、ＶｒをＴ６１に、Ｖｏ３を
Ｔ６２に接続した構成となっている。これによって、Ｍ
ＵＸ４２はＭＵＸ４１と反対の出力、すなわちＭＵＸ４
１がＶｏ３を出力するときにはＶｒを、ＭＵＸ４１がＶ
ｒを出力するときにはＶｏ３を出力する。
【００２０】信号Ｓ２は拡散符号に対応し、乗算回路Ｍ
ＵＬ１１はＳ２が「１」のときにはＭＵＸ４１からＶｏ
４、ＭＵＸ４２からＶｒを、Ｓ２が「０」のときにはＭ
ＵＸ４１からＶｒ、ＭＵＸ４２からＶｏ４を出力する。
これら出力は前記加算回路ＡＤＤ２１に導かれている。
すなわち図２ではＭＵＬ１１からＡＤＤ２１への信号は
１ラインのみ記されているが、これは高レベル側と低レ
ベル側の２系統の信号を代表している。
ＵＬ１１はＳ２が「１」のときにはＭＵＸ４１からＶｏ
４、ＭＵＸ４２からＶｒを、Ｓ２が「０」のときにはＭ
ＵＸ４１からＶｒ、ＭＵＸ４２からＶｏ４を出力する。
これら出力は前記加算回路ＡＤＤ２１に導かれている。
すなわち図２ではＭＵＬ１１からＡＤＤ２１への信号は
１ラインのみ記されているが、これは高レベル側と低レ
ベル側の２系統の信号を代表している。
【００２１】図７に示すように、加算回路ＡＤＤ２１
は、ＭＵＬ１１、ＭＵＬ２１、．．．、ＭＵＬｎ１から
のハイレベル信号ＶＨ１〜ＶＨｎが入力された容量結合
ＣＰＨ、ＭＵＬ１１〜ＭＵＬｎ１からのローレベル信号
ＶＬ１〜ＶＬｎが入力された容量結合ＣＰＬを有し、Ｃ
ＰＬはキャパシタンスＣＬ１〜ＣＬｎを並列接続してな
り、ＣＰＨはキャパシタンスＣＨ１〜ＣＨｎを並列接続
してなる。ＣＰＬの出力は３段直列のＭＯＳインバータ
Ｉ７１、Ｉ７２、Ｉ７３の初段入力に接続され、Ｉ７３
の出力は帰還キャパシタンスＣ７１を介して初段入力に
フィードバックされている。この３段インバータはその
充分大きな開ループ・ゲインによって、入出力関係の線
形性を保証している。
は、ＭＵＬ１１、ＭＵＬ２１、．．．、ＭＵＬｎ１から
のハイレベル信号ＶＨ１〜ＶＨｎが入力された容量結合
ＣＰＨ、ＭＵＬ１１〜ＭＵＬｎ１からのローレベル信号
ＶＬ１〜ＶＬｎが入力された容量結合ＣＰＬを有し、Ｃ
ＰＬはキャパシタンスＣＬ１〜ＣＬｎを並列接続してな
り、ＣＰＨはキャパシタンスＣＨ１〜ＣＨｎを並列接続
してなる。ＣＰＬの出力は３段直列のＭＯＳインバータ
Ｉ７１、Ｉ７２、Ｉ７３の初段入力に接続され、Ｉ７３
の出力は帰還キャパシタンスＣ７１を介して初段入力に
フィードバックされている。この３段インバータはその
充分大きな開ループ・ゲインによって、入出力関係の線
形性を保証している。
【００２２】ＣＰＨの出力は３段直列のＭＯＳインバー
タＩ７４、Ｉ７５、Ｉ７６の初段入力に接続され、Ｉ７
６の出力は帰還キャパシタンスＣ７３を介して初段入力
にフィードバックされている。この３段インバータはそ
の充分大きな開ループ・ゲインによって、入出力関係の
線形性を保証している。さらにＩ７３の出力は、容量結
合ＣＰＨと並列な結合キャパシタンスＣＣ７を介してＩ
７４の入力に接続され、ＣＰＬの出力の反転とＣＰＨの
出力との和が３段インバータＩ７４〜Ｉ７６に入力され
ている。
タＩ７４、Ｉ７５、Ｉ７６の初段入力に接続され、Ｉ７
６の出力は帰還キャパシタンスＣ７３を介して初段入力
にフィードバックされている。この３段インバータはそ
の充分大きな開ループ・ゲインによって、入出力関係の
線形性を保証している。さらにＩ７３の出力は、容量結
合ＣＰＨと並列な結合キャパシタンスＣＣ７を介してＩ
７４の入力に接続され、ＣＰＬの出力の反転とＣＰＨの
出力との和が３段インバータＩ７４〜Ｉ７６に入力され
ている。
【００２３】前記３段インバータにおける最終段のＭＯ
ＳインバータＩ３、Ｉ７３、Ｉ７６の出力は接地キャパ
シタンスＣ３３、Ｃ７２、Ｃ７４をそれぞれ介してグラ
ンドに接続され、また第２段のＭＯＳインバータＩ２、
Ｉ７２、Ｉ７５の出力は１対の平衡レジスタンスＲ３
１、Ｒ３２、Ｒ７１、Ｒ７２、Ｒ７３、Ｒ７４をそれぞ
れ介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
ＳインバータＩ３、Ｉ７３、Ｉ７６の出力は接地キャパ
シタンスＣ３３、Ｃ７２、Ｃ７４をそれぞれ介してグラ
ンドに接続され、また第２段のＭＯＳインバータＩ２、
Ｉ７２、Ｉ７５の出力は１対の平衡レジスタンスＲ３
１、Ｒ３２、Ｒ７１、Ｒ７２、Ｒ７３、Ｒ７４をそれぞ
れ介して電源電圧Ｖｄｄおよびグランドに接続されてい
る。このような構成により、フィードバック系を含む反
転増幅回路の発振が防止されている。
【００２４】加算回路ＡＤＤ２１は式（１）の演算を実
行し、キャパシタンス相互の関係が式（２）〜（４）の
ように設定されているため、結果的に式（５）の演算結
果が得られる。
行し、キャパシタンス相互の関係が式（２）〜（４）の
ように設定されているため、結果的に式（５）の演算結
果が得られる。
【数１】
【００２５】ここでＶＬｉ、Ｖｈｉを基準電圧Ｖｒを基
準とした式（６）、（７）の表現に改める。
準とした式（６）、（７）の表現に改める。
【数２】 この式（６）、（７）を式（５）に代入すると式（８）
が得られる。
が得られる。
【数３】
【００２６】さらに、サンプル・ホールド回路において
も３段インバータによるデータの反転が行われているの
で、ある時刻をｔ、チップ時間をＴｃ、自然数ｉとする
とき、入力信号Ｖｉｎ２をサンプル・ホールド回路ＳＨ
２１〜ＳＨ２ｎによって時系列に保持した信号はＳ（ｔ
−ｉ・Ｔｃ）、これに乗ずるＰＮ符号をＰＮｉとすると
き、式（８）は式（９）に書き換えられ、一般的なマッ
チドフィルタの演算が行われることが分る。また前記し
たようにＰＮ符号の循環を行うので、サンプル・ホール
ド回路とＰＮ符号の関係は１チップ時間ごとに更新され
る。
も３段インバータによるデータの反転が行われているの
で、ある時刻をｔ、チップ時間をＴｃ、自然数ｉとする
とき、入力信号Ｖｉｎ２をサンプル・ホールド回路ＳＨ
２１〜ＳＨ２ｎによって時系列に保持した信号はＳ（ｔ
−ｉ・Ｔｃ）、これに乗ずるＰＮ符号をＰＮｉとすると
き、式（８）は式（９）に書き換えられ、一般的なマッ
チドフィルタの演算が行われることが分る。また前記し
たようにＰＮ符号の循環を行うので、サンプル・ホール
ド回路とＰＮ符号の関係は１チップ時間ごとに更新され
る。
【数４】
【００２７】なお、以上の演算において出力は入力の個
数ｎによって正規化されているため、出力の最大電圧が
電源電圧を超えることが防止され、動作の安定性が保証
されている。
数ｎによって正規化されているため、出力の最大電圧が
電源電圧を超えることが防止され、動作の安定性が保証
されている。
【００２８】前記基準電圧Ｖｒは、図８に示す基準電圧
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ８１、Ｉ８２、Ｉ８
３の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣ８６、平衡レジ
スタンスＲ８１、Ｒ８２による発振防止処理が施されて
いる。基準電圧生成回路Ｖｒｅｆはその入出力電圧が等
しくなる安定点に出力が収束し、各ＭＯＳインバータの
閾値設定により所望の基準電圧を生成し得る。一般には
正負両方向に充分大きなダイナミックレンジを確保する
ために、Ｖｒ＝Ｖｄｄ／２と設定されることが多い。こ
こにＶｄｄはＭＯＳインバータの電源電圧である。
生成回路Ｖｒｅｆによって生成される。この基準電圧生
成回路は３段の直列なインバータＩ８１、Ｉ８２、Ｉ８
３の最終段出力を初段入力に帰還させた回路であり、前
記加算部と同様に接地キャパシタンスＣ８６、平衡レジ
スタンスＲ８１、Ｒ８２による発振防止処理が施されて
いる。基準電圧生成回路Ｖｒｅｆはその入出力電圧が等
しくなる安定点に出力が収束し、各ＭＯＳインバータの
閾値設定により所望の基準電圧を生成し得る。一般には
正負両方向に充分大きなダイナミックレンジを確保する
ために、Ｖｒ＝Ｖｄｄ／２と設定されることが多い。こ
こにＶｄｄはＭＯＳインバータの電源電圧である。
【００２９】このように、アナログタイプのサンプル・
ホールド回路によって受信信号を保持し、これをマルチ
プレクサによって＋１または−１の系列に分岐する回路
によって実質的に乗算を実現するものであり、これによ
って極めて大規模の乗算および積算を小規模かつ省電力
の回路によって実行でき、複数のマッチドフィルタを設
けたときにも、回路規模および消費電力を最小限に抑
え、実用的な回路を構成し得る。
ホールド回路によって受信信号を保持し、これをマルチ
プレクサによって＋１または−１の系列に分岐する回路
によって実質的に乗算を実現するものであり、これによ
って極めて大規模の乗算および積算を小規模かつ省電力
の回路によって実行でき、複数のマッチドフィルタを設
けたときにも、回路規模および消費電力を最小限に抑
え、実用的な回路を構成し得る。
【００３０】図９は並列方式のための第２実施例を示
す。この実施例では、第１実施例（図１）と同様に、受
信信号Ｖｉｎに対して並列なマッチドフィルタＭＦ１〜
ＭＦｍが設けられ、その出力はそれぞれピーク検出回路
ＴＨ１〜ＴＨｍに入力されている。これらｍ個のマッチ
ドフィルタは、並列にｍ個のＰＮ符号系列によって送信
されるｍビットのデータＶｏｕｔ９１〜Ｖｏｕｔ９ｍに
対応している。
す。この実施例では、第１実施例（図１）と同様に、受
信信号Ｖｉｎに対して並列なマッチドフィルタＭＦ１〜
ＭＦｍが設けられ、その出力はそれぞれピーク検出回路
ＴＨ１〜ＴＨｍに入力されている。これらｍ個のマッチ
ドフィルタは、並列にｍ個のＰＮ符号系列によって送信
されるｍビットのデータＶｏｕｔ９１〜Ｖｏｕｔ９ｍに
対応している。
【００３１】並列方式では送信信号を並列化し、異なる
ＰＮ符号系列で送信するため、自局あての受信信号が到
達したときにはいずれかのマッチドフィルタがピークを
生じ、従ってピーク検出回路の出力を、外部へ出力すれ
ばよい。
ＰＮ符号系列で送信するため、自局あての受信信号が到
達したときにはいずれかのマッチドフィルタがピークを
生じ、従ってピーク検出回路の出力を、外部へ出力すれ
ばよい。
【００３２】この第２実施例におけるｍ個のマッチドフ
ィルタは第１実施例で示された逆拡散回路ＲＳＳ（図
１、図２）と同様に構成され、小規模かつ省電力の回路
により実現される。
ィルタは第１実施例で示された逆拡散回路ＲＳＳ（図
１、図２）と同様に構成され、小規模かつ省電力の回路
により実現される。
【００３３】図１０は並列組合せ方式のための第３実施
例を示す。この実施例では、第１実施例（図１）と同様
に、受信信号Ｖｉｎに対して並列なマッチドフィルタＭ
Ｆ１〜ＭＦｍが設けられ、その出力はそれぞれピーク検
出回路ＴＨ１〜ＴＨｍに入力されている。ＴＨ１〜ＴＨ
ｍの出力はデコーダＤＥＣ１０に入力され、デコード信
号Ｄｏ１〜Ｄｏｒが生成されている。
例を示す。この実施例では、第１実施例（図１）と同様
に、受信信号Ｖｉｎに対して並列なマッチドフィルタＭ
Ｆ１〜ＭＦｍが設けられ、その出力はそれぞれピーク検
出回路ＴＨ１〜ＴＨｍに入力されている。ＴＨ１〜ＴＨ
ｍの出力はデコーダＤＥＣ１０に入力され、デコード信
号Ｄｏ１〜Ｄｏｒが生成されている。
【００３４】並列組合せ方式ではＰＮ符号系列の組合わ
せとして信号列が送信されるため、ピークを生じるマッ
チドフィルタの組合せそのものを識別する必要がある。
デコーダＤＥＣ１０はあらかじめ定められた規則に基づ
いて、ＴＨ１〜ＴＨｍの出力の組合せに呼応して、Ｄｏ
１〜Ｄｏｒのｒ個のＰＮ系列番号を出力する。このｒ個
のＰＮ符号系列の組合せはマッピング回路ＭＡＰに入力
され、ｋビット信号Ｐ１〜Ｐｋに変換される。
せとして信号列が送信されるため、ピークを生じるマッ
チドフィルタの組合せそのものを識別する必要がある。
デコーダＤＥＣ１０はあらかじめ定められた規則に基づ
いて、ＴＨ１〜ＴＨｍの出力の組合せに呼応して、Ｄｏ
１〜Ｄｏｒのｒ個のＰＮ系列番号を出力する。このｒ個
のＰＮ符号系列の組合せはマッピング回路ＭＡＰに入力
され、ｋビット信号Ｐ１〜Ｐｋに変換される。
【００３５】この第３実施例におけるｍ個のマッチドフ
ィルタは第１実施例で示された逆拡散回路ＲＳＳと同様
に構成され、小規模かつ省電力の回路により実現され
る。
ィルタは第１実施例で示された逆拡散回路ＲＳＳと同様
に構成され、小規模かつ省電力の回路により実現され
る。
【００３６】
【発明の効果】前述のとおり、本発明に係る逆拡散回路
は、マッチドフィルタとして、キャパシタンスおよび反
転増幅部よりなるアナログ型のサンプル・ホールド回路
と、ＰＮ符号に応じてこのサンプル・ホールド回路の出
力を２系統に分岐するアナログ・マルチプレクサと、ア
ナログマルチプレクサの出力を容量結合により統合する
加算部とを備えた回路を用い、スイッチによっていずれ
か１個のサンプル・ホールド回路に受信信号を導くもの
であるため、小規模かつ省電力の回路となり、高速化ス
ペクトル拡散通信に適用可能であるという優れた効果を
有する。
は、マッチドフィルタとして、キャパシタンスおよび反
転増幅部よりなるアナログ型のサンプル・ホールド回路
と、ＰＮ符号に応じてこのサンプル・ホールド回路の出
力を２系統に分岐するアナログ・マルチプレクサと、ア
ナログマルチプレクサの出力を容量結合により統合する
加算部とを備えた回路を用い、スイッチによっていずれ
か１個のサンプル・ホールド回路に受信信号を導くもの
であるため、小規模かつ省電力の回路となり、高速化ス
ペクトル拡散通信に適用可能であるという優れた効果を
有する。
【図１】本発明に係る復調装置の第１実施例を示すブロ
ック図。
ック図。
【図２】同実施例の逆拡散回路を示すブロック図。
【図３】図２におけるサンプル・ホールド回路を示す回
路図である。
路図である。
【図４】図２における乗算回路を示す回路図である。
【図５】図３におけるスイッチを示す回路図である。
【図６】図４におけるマルチプレクサを示す回路図であ
る。
る。
【図７】図２における加算回路を示す回路図である。
【図８】基準電圧生成回路を示す回路図である。
【図９】第２実施例を示すブロック図である。
【図１０】第３実施例を示すブロック図である。
ＡＤＤ２１、ＡＤＤ２２、ＡＤＤ２３ ．．．加算回路 Ｃ３１、Ｃ３２、Ｃ３３、Ｃ７１、Ｃ７２、Ｃ７３、Ｃ
７４、ＣＬ１、．．．、ＣＬｎ、ＣＣ１０、ＣＨ１、Ｃ
Ｈｎ ．．．キャパシタンス ＤＴ５ ．．． ダミートランジスタ ＤＥＣ１０ ．．．デコーダ Ｅ１ ．．．エンコーダ Ｉ１、Ｉ２、Ｉ３、Ｉ７１、Ｉ７２、Ｉ７３、Ｉ７４、
Ｉ７５、Ｉ７６、 ．．． ＭＯＳインバータ ＭＡＰ ．．．マッピング回路 ＭＦ１、．．．、ＭＦｎ ．．． マッチドフィルタ ＭＵＬ１１、ＭＵＬ１２、ＭＵＬ１３、．．．、ＭＵＬ
ｎ１、ＭＵＬｎ２、Ｍｕｌｎ３ ．．． 乗算回路 ＭＵＸ４１、ＭＵＸ４２ ．．． マルチプレクサ Ｒ３１、Ｒ３２、Ｒ７１、Ｒ７２、Ｒ７３、Ｒ７４
．．． レジスタンス ＲＳＳ ．．．逆拡散回路 ＳＨ２１、．．．、ＳＨ２ｎ ．．． サンプル・ホー
ルド回路 Ｔ５、Ｔ６１、Ｔ６２ ．．． ＭＯＳトランジスタ ＴＨ１、．．．、ＴＨｎ ．．．ピーク検出回路 Ｖｒｅｆ ．．． 基準電圧発生回路。
７４、ＣＬ１、．．．、ＣＬｎ、ＣＣ１０、ＣＨ１、Ｃ
Ｈｎ ．．．キャパシタンス ＤＴ５ ．．． ダミートランジスタ ＤＥＣ１０ ．．．デコーダ Ｅ１ ．．．エンコーダ Ｉ１、Ｉ２、Ｉ３、Ｉ７１、Ｉ７２、Ｉ７３、Ｉ７４、
Ｉ７５、Ｉ７６、 ．．． ＭＯＳインバータ ＭＡＰ ．．．マッピング回路 ＭＦ１、．．．、ＭＦｎ ．．． マッチドフィルタ ＭＵＬ１１、ＭＵＬ１２、ＭＵＬ１３、．．．、ＭＵＬ
ｎ１、ＭＵＬｎ２、Ｍｕｌｎ３ ．．． 乗算回路 ＭＵＸ４１、ＭＵＸ４２ ．．． マルチプレクサ Ｒ３１、Ｒ３２、Ｒ７１、Ｒ７２、Ｒ７３、Ｒ７４
．．． レジスタンス ＲＳＳ ．．．逆拡散回路 ＳＨ２１、．．．、ＳＨ２ｎ ．．． サンプル・ホー
ルド回路 Ｔ５、Ｔ６１、Ｔ６２ ．．． ＭＯＳトランジスタ ＴＨ１、．．．、ＴＨｎ ．．．ピーク検出回路 Ｖｒｅｆ ．．． 基準電圧発生回路。
フロントページの続き (72)発明者 周 旭平 東京都世田谷区北沢３−５−18 鷹山ビ ル株式会社鷹山内 (72)発明者 山本 誠 東京都世田谷区北沢３−５−18 鷹山ビ ル株式会社鷹山内 (72)発明者 占部 健三 東京都中野区東中野三丁目14番20号 国 際電気株式会社内 (72)発明者 高取 直 東京都世田谷区北沢３−５−18 鷹山ビ ル株式会社鷹山内 (56)参考文献 特開 平９−135231（ＪＰ，Ａ) 特開 平９−163434（ＪＰ，Ａ) 特開 平９−116522（ＪＰ，Ａ) 特開 平９−130365（ＪＰ，Ａ) 特開 平９−83483（ＪＰ，Ａ) 特開 平４−109726（ＪＰ，Ａ) 特開 平６−164536（ＪＰ，Ａ) 特開 平９−312590（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04B 1/707
Claims (4)
- 【請求項１】 並列な複数のマッチドフィルタを設
け、各マッチドフィルタには異なる２値のＰＮ符号系列
を割り当て、これらＰＮ符号に対応した信号列を定義し
ておき、いずれかのマッチドフィルタがピークを生じた
ときに、そのマッチドフィルタのＰＮ符号に対応する信
号列が受信されたとみなすＭ−ａｒｙ方式のスペクトル
拡散通信の逆拡散回路において：各マッチドフィルタ
は：入力電圧に接続されたスイッチと、このスイッチの
出力に接続された第１キャパシタンスと、この第１キャ
パシタンスの出力に接続された奇数段のＭＯＳインバー
タよりなる第１反転増幅部と、この第１反転増幅部の出
力を入力に接続する第１帰還キャパシタンスとを備えた
複数のサンプル・ホールド回路と；各サンプル・ホール
ド回路に対応して設けられた乗算回路であって、対応す
るサンプル・ホールド回路の出力または基準電圧を択一
的に出力する第１マルチプレクサと、この第１マルチプ
レクサとは逆にサンプル・ホールド回路出力および基準
電圧が接続された第２マルチプレクサとを備え、第１、
第２マルチプレクサはＰＮ符号に応じて切換え制御され
るようになっている乗算回路と；第１マルチプレクサの
出力が接続された複数の第２キャパシタンスと、これら
第２キャパシタンスの出力が統合されつつ接続された奇
数段のＭＯＳインバータよりなる第２反転増幅部と、こ
の第２反転増幅部の出力を入力に接続する第２帰還キャ
パシタンスと、第２マルチプレクサの出力および第１加
算部の出力が接続された複数の第３キャパシタンスと、
これら第３キャパシタンスの出力が統合されつつ接続さ
れた奇数段のＭＯＳインバータよりなる第３反転増幅部
と、この第３反転増幅部の出力を入力に接続する第３帰
還キャパシタンスとを有する加算回路と；前記サンプル
・ホールド回路のうちいずれか１個における前記スイッ
チを閉成するとともに他のスイッチを開放しかつ所定の
組合せで各サンプル・ホールド回路の第１、第２マルチ
プレクサを切換えるコントロール回路と；を備えている
ことを特徴とする逆拡散回路。 - 【請求項２】 並列な複数のマッチドフィルタを設
け、各マッチドフィルタには異なる２値のＰＮ符号系列
を割り当て、これらＰＮ符号に対応した信号列を定義し
ておき、いずれかのマッチドフィルタがピークを生じた
ときに、当該のマッチドフィルタに対応する信号列が受
信されたとみなし、これらマッチドフィルタの出力を１
組の受信信号とする並列方式のスペクトル拡散通信の逆
拡散回路において：各マッチドフィルタは：入力電圧に
接続されたスイッチと、このスイッチの出力に接続され
た第１キャパシタンスと、この第１キャパシタンスの出
力に接続された奇数段のＭＯＳインバータよりなる第１
反転増幅部と、この第１反転増幅部の出力を入力に接続
する第１帰還キャパシタンスとを備えた複数のサンプル
・ホールド回路と；各サンプル・ホールド回路に対応し
て設けられた乗算回路であって、対応するサンプル・ホ
ールド回路の出力または基準電圧を択一的に出力する第
１マルチプレクサと、この第１マルチプレクサとは逆に
サンプル・ホールド回路出力および基準電圧が接続され
た第２マルチプレクサとを備え、第１、第２マルチプレ
クサはＰＮ符号に応じて切換え制御されるようになって
いる乗算回路と；第１マルチプレクサの出力が接続され
た複数の第２キャパシタンスと、これら第２キャパシタ
ンスの出力が統合されつつ接続された奇数段のＭＯＳイ
ンバータよりなる第２反転増幅部と、この第２反転増幅
部の出力を入力に接続する第２帰還キャパシタンスと、
第２マルチプレクサの出力および第１加算部の出力が接
続された複数の第３キャパシタンスと、これら第３キャ
パシタンスの出力が統合されつつ接続された奇数段のＭ
ＯＳインバータよりなる第３反転増幅部と、この第３反
転増幅部の出力を入力に接続する第３帰還キャパシタン
スとを有する加算回路と；前記サンプル・ホールド回路
のうちいずれか１個における前記スイッチを閉成すると
ともに他のスイッチを開放しかつ所定の組合せで各サン
プル・ホールド回路の第１、第２マルチプレクサを切換
えるコントロール回路と；を備えていることを特徴とす
る逆拡散回路。 - 【請求項３】 並列な複数のマッチドフィルタを設
け、各マッチドフィルタには異なる２値のＰＮ符号系列
を割り当て、これらＰＮ符号の各々もしくはこれらの組
合せに対応した信号列を定義しておき、いずれかあるい
は複数のマッチドフィルタがピークを生じたときに、こ
れらマッチドフィルタのＰＮ符号の組合せに対応する信
号列が受信されたとみなす並列組合せ方式のスペクトル
拡散通信の逆拡散回路において：各マッチドフィルタ
は：入力電圧に接続されたスイッチと、このスイッチの
出力に接続された第１キャパシタンスと、この第１キャ
パシタンスの出力に接続された奇数段のＭＯＳインバー
タよりなる第１反転増幅部と、この第１反転増幅部の出
力を入力に接続する第１帰還キャパシタンスとを備えた
複数のサンプル・ホールド回路と；各サンプル・ホール
ド回路に対応して設けられた乗算回路であって、対応す
るサンプル・ホールド回路の出力または基準電圧を択一
的に出力する第１マルチプレクサと、この第１マルチプ
レクサとは逆にサンプル・ホールド回路出力および基準
電圧が接続された第２マルチプレクサとを備え、第１、
第２マルチプレクサはＰＮ符号に応じて切換え制御され
るようになっている乗算回路と；第１マルチプレクサの
出力が接続された複数の第２キャパシタンスと、これら
第２キャパシタンスの出力が統合されつつ接続された奇
数段のＭＯＳインバータよりなる第２反転増幅部と、こ
の第２反転増幅部の出力を入力に接続する第２帰還キャ
パシタンスと、第２マルチプレクサの出力および第１加
算部の出力が接続された複数の第３キャパシタンスと、
これら第３キャパシタンスの出力が統合されつつ接続さ
れた奇数段のＭＯＳインバータよりなる第３反転増幅部
と、この第３反転増幅部の出力を入力に接続する第３帰
還キャパシタンスとを有する加算回路と；前記サンプル
・ホールド回路のうちいずれか１個における前記スイッ
チを閉成するとともに他のスイッチを開放しかつ所定の
組合せで各サンプル・ホールド回路の第１、第２マルチ
プレクサを切換えるコントロール回路と；を備えている
ことを特徴とする逆拡散回路。 - 【請求項４】 サンプル・ホールド回路は複数のマッ
チドフィルタについて共通に設けられていることを特徴
とする請求項１〜請求項３のいずれか１項に記載の逆拡
散回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5548096A JP2782057B2 (ja) | 1996-02-19 | 1996-02-19 | スペクトル拡散通信方式のための逆拡散回路 |
| EP19970102710 EP0790712A3 (en) | 1996-02-19 | 1997-02-19 | Demodulator for CDMA spread spectrum communication using multiple PN codes |
| US08/802,635 US5812546A (en) | 1996-02-19 | 1997-02-19 | Demodulator for CDMA spread spectrum communication using multiple pn codes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5548096A JP2782057B2 (ja) | 1996-02-19 | 1996-02-19 | スペクトル拡散通信方式のための逆拡散回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223986A JPH09223986A (ja) | 1997-08-26 |
| JP2782057B2 true JP2782057B2 (ja) | 1998-07-30 |
Family
ID=12999792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5548096A Expired - Fee Related JP2782057B2 (ja) | 1996-02-19 | 1996-02-19 | スペクトル拡散通信方式のための逆拡散回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5812546A (ja) |
| EP (1) | EP0790712A3 (ja) |
| JP (1) | JP2782057B2 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3272940B2 (ja) * | 1996-03-07 | 2002-04-08 | ケイディーディーアイ株式会社 | スペクトル拡散信号復調装置 |
| FI109735B (fi) * | 1997-02-28 | 2002-09-30 | Nokia Corp | Vastaanottomenetelmä ja vastaanotin |
| JP3283210B2 (ja) * | 1997-05-30 | 2002-05-20 | 株式会社鷹山 | スペクトラム拡散通信方式における信号受信装置 |
| KR100322011B1 (ko) | 1998-06-30 | 2002-06-27 | 윤종용 | 다중화기와역다중화기를이용한데이지체인기지국연결방법및장치 |
| US6694128B1 (en) | 1998-08-18 | 2004-02-17 | Parkervision, Inc. | Frequency synthesizer using universal frequency translation technology |
| US7515896B1 (en) | 1998-10-21 | 2009-04-07 | Parkervision, Inc. | Method and system for down-converting an electromagnetic signal, and transforms for same, and aperture relationships |
| US6061551A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for down-converting electromagnetic signals |
| US6560301B1 (en) | 1998-10-21 | 2003-05-06 | Parkervision, Inc. | Integrated frequency translation and selectivity with a variety of filter embodiments |
| US6813485B2 (en) | 1998-10-21 | 2004-11-02 | Parkervision, Inc. | Method and system for down-converting and up-converting an electromagnetic signal, and transforms for same |
| US7295826B1 (en) | 1998-10-21 | 2007-11-13 | Parkervision, Inc. | Integrated frequency translation and selectivity with gain control functionality, and applications thereof |
| US6061555A (en) | 1998-10-21 | 2000-05-09 | Parkervision, Inc. | Method and system for ensuring reception of a communications signal |
| US7321735B1 (en) | 1998-10-21 | 2008-01-22 | Parkervision, Inc. | Optical down-converter using universal frequency translation technology |
| US6049706A (en) | 1998-10-21 | 2000-04-11 | Parkervision, Inc. | Integrated frequency translation and selectivity |
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