JPH09298490A

JPH09298490A - スペクトル拡散通信方式

Info

Publication number: JPH09298490A
Application number: JP8132886A
Authority: JP
Inventors: Nagaaki Shu; 長明周; Kokuriyou Kotobuki; 国梁寿; Teruhei Shu; 旭平周; Makoto Yamamoto; 山本　　誠; Kenzo Urabe; 健三占部; Sunao Takatori; 直高取
Original assignee: Yozan Inc; Kokusai Electric Co Ltd
Current assignee: Yozan Inc; Kokusai Denki Electric Inc
Priority date: 1996-04-30
Filing date: 1996-04-30
Publication date: 1997-11-18
Also published as: US5930290A; EP0805565A2; KR970072739A; CN1095255C; CN1168035A; EP0805565A3

Abstract

(57)【要約】【目的】１ユーザに対するＰＮ符号系列数を増加さ
せず、回路規模を拡大することなく、高速化を実現し得
るスペクトル拡散通信方式を提供する。【構成】送信すべきデジタルデータ列を４ビットず
つのフレームに分割し、各フレームの４ビットデータを
所定の順序で第１成分、第２成分、第３成分、第４成分
に振り分け、第１、第２成分による第１複素数を構成
し、第３、第４成分の値に応じてＰＮ符号としての第２
複素数を設定し、これら複素数の積によってスペクトル
拡散し、受信側において各ＰＮ符号による逆拡散を行う
４種のマッチドフィルタを設け、マッチドフィルタの出
力の組合わせに応じて第１〜第４成分を再現するスペク
トル拡散通信方式。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、移動体通信や無線ＬＡ
Ｎ等のためのスペクトル拡散通信のためのスペクトル拡
散通信方式に係り、特に高速通信のためのスペクトル拡
散通信方式に関する。

【０００２】

【従来の技術】スペクトル拡散通信における、通信の高
速化を企図してＭ−ａｒｙ方式、並列方式および並列組
合せ方式が提案されている（朱近康他、電子情報通信学
会論文誌、Ｂ−ＩＩＶｏｌ．Ｊ７４−Ｂ−ＩＩＮ
ｏ．５、ｐｐ．２０７−２１４、１９９１年５月）。こ
こにＭ−ａｒｙ方式は複数のＰＮ符号系列を用意してお
き、送信すべき信号列のビットパターンとＰＮ符号系列
とを対応させ、いずれか１つのＰＮ符号系列を送信す
る。並列方式は複数のＰＮ符号系列を用意しておき、送
信データを並列化した後にこれらＰＮ符号系列によって
拡散しつつ並列送信するものである。また並列組合せ方
式は、複数のＰＮ符号系列を用意するとともに、これら
ＰＮ符号系列の組合せを信号列に対応させ、１個または
複数のＰＮ符号系列を並列送信する。

【０００３】これらの高速化スペクトル拡散通信方式
は、受信側において複数のＰＮ符号系列について常時受
信可能な状態でなければならず、復調装置に複数のマッ
チドフィルタを設ける必要があるが、回路規模に対して
より一層の高速化が望まれていた。また従来の高速通信
方式では１ユーザに対して多くのＰＮ符号系列を割り当
てる必要があるが、ＰＮ符号系列の個数には制限があ
り、ユーザ数が限定されるという問題があった。

【０００４】

【発明が解決しようとする課題】本発明はこのような背
景の下に創案されたもので、１ユーザに対するＰＮ符号
系列数を増加させることなく、より高速でありながら回
路規模を最小限に抑え得るスペクトル拡散通信方式を提
供することを目的とする。

【０００５】

【課題を解決するための手段】本発明に係るスペクトル
拡散通信方式は、送信すべきデジタルデータ列を第１〜
第４成分に順次振り分け、第１のＰＮ符号系列および第
２のＰＮ符号系列を定義しておき、第３成分および第４
成分の値に応じて、第１、第２成分と第１、第２ＰＮ系
列との組合せを設定するものである。

【０００６】

【発明の実施の形態】次に本発明に係るスペクトル拡散
通信方式の１実施例を図面に基づいて説明する。

【０００７】

【実施例】図１は本発明に係るスペクトル拡散通信方式
に使用する送信装置を示し、図２〜図５は受信装置とこ
れを構成する各回路の構成例を示す。

【０００８】図１において、送信装置は送信データＳ
（ｔ）を４ビットずつのフレームとして保持するシフト
レジスタＳＲＥＧ１、およびＳＲＥＧ１のデータを並列
にロードし得るレジスタＲＥＧ１を有し、ＲＥＧ１は、
複素データの実部Ｉｉ、虚部Ｉｑ、コントロール信号Ｃ
ＮＴ１、ＣＮＴ２の４ビットの出力を生成する。ＳＲＥ
Ｇ１にはメインクロックＣＬＫｍが入力され、Ｓ（ｔ）
はＣＬＫｍに同期したタイミングでＳＲＥＧ１に書込ま
れる。一方ＲＥＧ１にはＣＬＫｍの４倍の周期でサブク
ロックＣＬＫｓが入力され、ＳＲＥＧ１に４ビットのデ
ータが取込まれた時点でＲＥＧ１へのデータロードが行
われるように、ＣＬＫｍによるＳＲＥＧ１への書き込み
完了後のタイミングでＣＬＫｓが入力されている。な
お、Ｉｉ、Ｉｑ、ＣＮＴ１、ＣＮＴ２の順序は上記に限
定されるものではなく、一定の順序が設定されていれば
よい。

【０００９】Ｉｉは乗算回路ＭＵＬ１、ＭＵＬ２に入力
され、Ｉｑは乗算回路ＭＵＬ３、ＭＵＬ４に入力されて
いる。これら乗算回路はＩｉ、Ｉｑに対してＰＮ符号を
乗ずるための回路であり、各乗算回路に対するＰＮ符号
はセレクタＳＥＬ１、ＳＥＬ２から供給されている。Ｓ
ＥＬ１、ＳＥＬ２にはシフトレジスタＰＮ１、ＰＮ２が
並列入力され、これらシフトレジスタには第１のＰＮ符
号系列および第２のＰＮ符号系列がそれぞれ格納されて
いる。ＰＮ１、ＰＮ２の最終ステージはその第１ステー
ジにフィードバックされ、ＰＮ符号は順次最終ステージ
から出力されつつ第１ステージに戻される。なお、上記
ＰＮ１、ＰＮ２を生成するシフトレジスタは、ＰＮ１、
ＰＮ２の符号がＭ系列等である場合、当該の符号の生成
多項式を帰還タップとする線形帰還シフトレジスタで構
成してもよい。各セレクタはＰＮ符号系列を選択し、Ｓ
ＥＬ１はその出力をＭＵＬ１、ＭＵＬ４に供給し、ＳＥ
Ｌ２はその出力をＭＵＬ２、ＭＵＬ３に供給する。

【００１０】ＳＥＬ１はＣＮＴ１によって切換え制御さ
れ、ＳＥＬ２はＣＮＴ１とＣＮＴ２の排他的論理和によ
って切換え制御される。ＣＮＴ１、ＣＮＴ２はＥＸ＿Ｏ
ＲゲートＧ１に入力され、その出力がＳＥＬ２に入力さ
れている。

【００１１】ここでＰＮ１に格納されたＰＮ符号をＣ１
で代表し、ＰＮ２に格納されたＰＮ符号をＣ２で代表す
ると、ＳＥＬ１、ＳＥＬ２の出力は、ＣＮＴ１、ＣＮＴ
２に応じて表１のように設定される。

【表１】

【００１２】乗算回路ＭＵＬ１、ＭＵＬ３の出力は減算
回路ＳＵＢ１に入力され、ＭＵＬ１の出力からＭＵＬ３
の出力を減じた結果Ｉｏｕｔが得られる。また乗算回路
ＭＵＬ２、ＭＵＬ４の出力は加算回路ＡＤＤ１に入力さ
れ、両者の和Ｑｏｕｔが算出される。ここにＳＵＢ１の
出力は拡散出力の実部であり、ＡＤＤ１の出力は虚部で
ある。Ｉｏｕｔは変調器ＭＩＸ１１において発振器ＯＳ
Ｃ１１で生成された搬送波と合成され、さらに、この搬
送波を直交搬送波成分生成部ＱＤ１１で９０度位相シフ
トした搬送波とＱｏｕｔが変調器ＭＩＸ１２により変調
される。最後にＭＩＸ１１とＭＩＸ１２で変調された同
期信号と直交信号は合成部ＳＵＭ１で合成されて送信さ
れる。

【００１３】ここで、表１で示されたＰＮ符号系列の組
合せにより以下の式（１）〜（４）の演算が実行され
る。これら複素数（Ｉｉ＋ｊＩｑ）と（Ｃｘ＋ｊＣｙ）
（但しＣｘ，Ｃｙ∈｛Ｃ１，Ｃ２｝）の複素積となって
いる。（ａ）ＣＮＴ１＝１、ＣＮＴ２＝０のとき

【数１】（ｂ）ＣＮＴ１＝１、ＣＮＴ２＝１のとき

【数２】（ｃ）ＣＮＴ１＝０、ＣＮＴ２＝０のとき

【数３】（ｄ）ＣＮＴ１＝０、ＣＮＴ２＝１のとき

【数４】

【００１４】ここで、変調信号の同相成分（実軸）およ
び直交成分（虚軸）の２軸で展張されるガウス平面上の
において、変調のコンステレーション（信号点配置）を
図１５に示す。図示したように、変調の信号点はＰ１、
Ｐ２、Ｐ３、Ｐ４の４点となり、これを破線で示すＩ＋
Ｑ軸（Ｃｘ軸）、Ｉ−Ｑ軸（Ｃｙ軸）にマッピングする
と、２値分布が得られ、Ｉ軸、Ｑ軸では３値の分布が得
られる。これは式（１）〜（４）の各実数値、虚数値が
３値（±１，０）となることと符号している。この４と
おりの信号点に（Ｉｉ、Ｉｑ）の２ビットがマッピング
され、さらにＣ１、Ｃ２は変数ＣＮＴ１、ＣＮＴ２に応
じて（Ｃｘ，Ｃｙ）にマッピングされる。このマッピン
グのタイプは（Ｃ１，Ｃ１）、（Ｃ１，Ｃ２）、（Ｃ
２，Ｃ２）、（Ｃ２，Ｃ１）の４とおりであり、これは
ＣＮＴ１、ＣＮＴ２によって与えられる２ビットデータ
に対応している。上記（Ｃｘ、Ｃｙ）はＩ＋Ｑ軸、Ｉ−
Ｑ軸上の２値系列として表現された符号系列で伝送され
る。すなわち（Ｃｘ，Ｃｙ）のマッピングタイプによ
り、２ビットの情報伝達が可能であり、Ｉｉ、Ｉｑの情
報とあわせると１信号点あたり４ビットの情報を伝達し
得ることになる。

【００１５】次に、受信装置のうち、受信信号を逆拡散
するマッチドフィルタまでのブロック図を図２に示す。
図２において、受信信号Ｒ（ｔ）は、発振器ＯＳＣ２１
からの同相信号およびこの同相信号を直交検波部を介し
て９０度位相シフトした直交信号と、復調器ＭＩＸ２
１、ＭＵＸ２２において合成される。これによってＲ
（ｔ）は実部と虚部に分解され、それぞれローパスフィ
ルタＬＰＦ１、ＬＰＦ２を経て受信成分Ｒｉ、Ｒｑとな
る。ＲｉはマッチドフィルタＭＦ１、ＭＦ２に入力さ
れ、ＲｑはマッチドフィルタＭＦ３、ＭＦ４に入力され
る。ＭＦ１、ＭＦ３はＰＮ符号系列Ｃ１に対応してお
り、ＭＦ２、ＭＦ４はＰＮ符号系列Ｃ２に対応してい
る。ここでＭＦ１〜ＭＦ４の出力をＤｉｉ、Ｄｉｑ、Ｄ
ｑｉ、Ｄｑｑとすると、式（１）〜（４）が送信される
（ａ）〜（ｄ）の各場合について、以下の逆拡散演算が
実行される。ここで送信信号をＳｉ＋ｊＳｑ、通信路の
位相回転をθとすると、同相成分と直交成分を実軸、虚
軸とする複素数で表現され、受信信号は次のとおりとな
る。

【数５】であり、これに基づいて（ａ）〜（ｄ）に対応する逆拡
散演算を（Ａ）〜（Ｄ）の場合に分けて示す。なお以下
の式において、通信路のノイズ等の項は省略されてい
る。（Ａ）Ｓｉ１＝Ｃ１・（Ｉｉ−Ｉｑ）、Ｓｑ１＝Ｃ１・
（Ｉｉ＋Ｉｑ）のとき

【数６】（Ｂ）Ｓｉ２＝Ｃ１・Ｉｉ−Ｃ２・Ｉｑ、Ｓｑ２＝Ｃ２
・Ｉｉ＋Ｃ１・Ｉｑのとき

【数７】（Ｃ）Ｓｉ３＝Ｃ２・（Ｉｉ−Ｉｑ）、Ｓｑ３＝Ｃ２・
（Ｉｉ＋Ｉｑ）のとき

【数８】（Ｄ）Ｓｉ４＝Ｃ２・Ｉｉ−Ｃ１・Ｉｑ、Ｓｑ４＝Ｃ１
・Ｉｉ＋Ｃ２・Ｉｑのとき

【数９】これら複素数の絶対値（信号レベル）は以下の式（３
２）〜（３４）のように算出される。

【数１０】

【００１６】以上は送信時のＰＮ符号系列と逆拡散とが
対応していた場合であるが、対応しなかったときの出力
を上記（Ｂ）について示す。（Ｂ’−１）逆拡散が（Ａ）により実行されたとき

【数１１】この絶対値の値は式（３３）の値の１／√２のオーダー
であり、式（３３）とは区別が可能である。（Ｂ’−２）逆拡散が（Ｃ）により実行されたとき

【数１２】この絶対値は式（３３）の値の１／√２のオーダーであ
り、同様に式（３３）とは区別が可能である。（Ｂ’−３）逆拡散が（Ｄ）により実行されたとき

【数１３】この絶対値の値は式（３３）の値に比較して充分小さ
く、式（３３）とは区別が可能である。

【００１７】以上の（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）の
各演算は図３に示す演算回路ＣＯＭ３１、ＣＯＭ３２、
ＣＯＭ３３、ＣＯＭ３４によってそれぞれ実行される。

【００１８】ＣＯＭ３１は加算回路ＡＤＤ３１および減
算回路ＳＵＢ３１よりなり、式（１２）のＤｉ１＝Ｄｉ
ｉ＋Ｄｑｉ、および式（１３）のＤｑ１＝Ｄｑｉ−Ｄｉ
ｉの演算を行う。

【００１９】ＣＯＭ３２は同様に加算回路ＡＤＤ３２お
よび減算回路ＳＵＢ３２よりなり、式（１８）のＤｉ２
＝Ｄｉ＋Ｄｑｑ、および式（１９）のＤｑ２＝Ｄｑｉ−
Ｄｉｑの演算を行う。

【００２０】ＣＯＭ３３は同様に加算回路ＡＤＤ３３お
よび減算回路ＳＵＢ３３よりなり、式（２４）のＤｉ３
＝Ｄｑｑ＋Ｄｉｑ、および式（２５）のＤｑ３＝Ｄｑｑ
−Ｄｉｑの演算を行う。

【００２１】ＣＯＭ３４は同様に加算回路ＡＤＤ３４お
よび減算回路ＳＵＢ３４よりなり、式（３０）のＤｉ４
＝Ｄｉｑ＋Ｄｑｉ、および式（３１）のＤｑ４＝Ｄｑｑ
−Ｄｉｉの演算を行う。

【００２２】図４はこれらの演算結果に対する復調部の
構成例である。上記（Ａ）〜（Ｄ）の各演算に対応した
信号レベル検出回路ＬＶＤ１、ＬＶＤ２、ＬＶＤ３、Ｌ
ＶＤ４が設けられ、これらＬＶＤ１〜ＬＶＤ４は実部Ｄ
ｉ１〜Ｄｉ４および虚部Ｄｑ１〜Ｄｑ４に基づいてその
複素数絶対値を算出する。この絶対値演算の結果は、前
記のとおりであり、これらの演算から分かるように、複
素数絶対値を算出することにより、回転位相とは無関係
にピーク検出を行い得る。

【００２３】ＬＶＤ１〜ＬＶＤ４の出力は最大値回路Ｍ
ＡＸに入力され、ＭＡＸは絶対値が最大であったレベル
検出回路の番号Ｎを出力する。前述のように逆拡散が送
信側のＰＮ符号系列に対応していなければ絶対値は充分
（１／√２）オーダー以下になるのでピーク検出により
識別は容易である。前記番号Ｎはデコーダ（ＤＥＣＯＤ
ＥＲで示す。）およびセレクタＳＥＬに入力され、デコ
ーダは番号Ｎに基づいてＣＮＴ１およびＣＮＴ２を出力
する。セレクタは番号Ｎで指定された演算結果を選択
し、Ｄｉ、Ｄｑとして出力する。Ｄｉ、Ｄｑは復調器Ｄ
ＥＭＯＤに入力され、ここで複素データＩｉ、Ｉｑが再
生される。なお、ここで使用される復調器は従来のもの
と同じでよい。

【００２４】ここで上記レベル検出回路ＬＶＤ１、ＬＶ
Ｄ２、ＬＶＤ３、ＬＶＤ４の一構成例を図５に示す。図
５において、レベル検出回路ＬＶＤ１はＤｉ１、Ｄｑ１
に基づいて、その複素数絶対値Ｍａｇ５を検出する回路
であり、以下の近似演算を行う。

【数１４】この近似演算は、本願出願人により、特願平７−２７４
８３９号において提案されたものであり、全値域におい
て高い精度を持つ。本回路は、Ｄｉ１、Ｄｑ１がそれぞ
れ接続された第１、第２絶対値回路Ａｂｓ５１、Ａｂｓ
５２を有し、これらの出力を減算回路ＳＵＢ５に入力し
てなる。ＳＵＢ５の出力は第３絶対値回路Ａｂｓ５３に
入力され、Ａｂｓ５３の出力はＡｂｓ５１、Ａｂｓ５２
の出力とともに重み付き加算回路Ａｄｄ５に入力されて
いる。Ａｄｄ５は、Ａｂｓ５１、Ａｂｓ５２、Ａｂｓ５
３の出力に対して１５／１２、１５／２２、５／２２の
乗数を乗じて加算し、式（３２）の絶対値を算出する。
なお他のレベル検出回路ＬＶＤ２〜ＬＶＤ４はＬＶＤ１
と同様に構成されているので説明を省略する。

【００２５】ここで、上記の絶対値回路ＡＢＳ５１、Ａ
ＢＳ５２、ＡＢＳ５３の一構成例を図６に示す。図６に
おいて、絶対値回路Ａｂｓ５１はＭＯＳインバータＩ６
においてＶｄｄ／２を基準電圧とする入力電圧Ｖｉｎ６
が閾値０以上か否かを判断する。Ｉ６はＶｉｎ６が閾値
未満のときにＶｄｄを出力し、閾値以上のときに０
〔Ｖ〕に反転する。Ｖｉｎ６はキャパシタンスＣ６１を
介してインバータＩＮＶ６に入力され、ＩＮＶ６の出力
はキャパシタンスＣ６２によってその入力に接続されて
いる。ここにＣ６１、Ｃ６２は等しい容量に設定され、
Ｖｉｎ６の反転（Ｖｄｄ−Ｖｉｎ６）が出力される。こ
の反転出力およびＩＮＶ６自体はマルチプレクサＭＵＸ
６に入力され、ＭＵＸ６はＩ６の出力に基づいてＶｉｎ
６とその反転とを適宜切換え制御する。なおＡｂｓ５
２、Ａｂｓ５３はＡｂｓ５１と同様に構成されているの
で説明を省略する。

【００２６】図６におけるマルチプレクサの一構成例を
図７に示す。図７において、ＭＵＸ６は１対のＭＯＳス
イッチＴ７１、Ｔ７２を有し、それぞれの入力には入力
電圧Ｖｉｎ７１、Ｖｉｎ７２が接続されている。Ｔ７１
は、ゲートコントロール信号Ｃ７がｎＭＯＳに入力さ
れ、その反転がｐＭＯＳのゲートに入力されており、Ｔ
７２はｐＭＯＳのゲートにＣ７が入力され、ｎＭＯＳの
ゲートにＣ７の反転が入力されている。すなわちＴ７
１、Ｔ７２は二者択一的に閉成され、Ｖｉｎ７１または
Ｖｉｎ７２を出力Ｖｏｕｔ７として出力する。

【００２７】図８に実施例におけるマッチドフィルタに
関する一変形例を示す。図示したように、図２の２個の
マッチドフィルタＭＦ１、ＭＦ２を１個のマッチドフィ
ルタＭＦ８１によって実現し、ＭＦ３、ＭＦ４を１個の
マッチドフィルタＭＦ８２によって実現している。

【００２８】図８のはＭＦ８１の構成例を図９に示す。
ＭＦ８１は複数（ｎ個：ｎはマッチドフィルタのタップ
数）のサンプル・ホールド回路ＳＨ９１〜ＳＨ９ｎを有
し、入力信号Ｖｉｎ９はこれらサンプル・ホールド回路
に並列入力されている。各サンプル・ホールド回路は１
個のホールドデータを２系統に出力し、例えばＳＨ９１
の出力は２個の乗算回路ＭＵＬ９１１、ＭＵＬ９１２に
それぞれ入力されている。同様にＳＨ９２の出力は乗算
回路ＭＵＬ９２１、ＭＵＬ９２２に、ＳＨ９３の出力は
乗算回路ＭＵＬ９３１、ＭＵＬ９３２、．．．、ＳＨ９
ｎの出力は乗算回路ＭＵＬ９ｎ１、ＭＵＬ９ｎ２に入力
されている。各乗算回路にはコントロール回路ＣＴＲＬ
が接続され、後述のＰＮ符号に応じた制御が行われる。

【００２９】以上の乗算回路は２個のマッチドフィルタ
に対応してＭＵＬ９ｉ１、ＭＵＬ９ｉ２（ｉ＝１〜ｎ）
の２個ずつ設けられ、ＭＵＬ９ｉ１（ｉ＝１〜ｎ）の出
力は共通の加算回路ＡＤＤ９１に、ＭＵＬ９ｉ２（ｉ
＝１〜ｎ）の出力は共通の加算回路ＡＤＤ９２に入力さ
れている。これら加算回路ＡＤＤ９１、ＡＤＤ９２はそ
れぞれ入力を加算し、加算結果Ｖｏｕｔ９１、Ｖｏｕｔ
９２を出力する。なお、ＭＦ８２は同様に構成されてい
るので説明を省略する。

【００３０】このようにＭＦ８１は１系統のサンプル・
ホールド回路ＳＨ９１〜ＳＨ９ｎによって複数系統の相
関演算のための信号保持を行うので、各系統ごとにサン
プル・ホールド回路を設ける場合に比較して、全体の回
路規模を小さくでき、これにともなって消費電力を節減
し得る。

【００３１】サンプル・ホールド回路ＳＨ９１の一構成
例を図１０に示す。図中、入力電圧Ｖｉｎ１０はスイッ
チＳＷに接続されている。スイッチＳＷの出力はキャパ
シタンスＣ１０１に接続され、キャパシタンスＣ１０１
の出力には３段の直列なＭＯＳインバータＩ０１１、Ｉ
１０２、Ｉ１０３が接続されている。最終段のＭＯＳイ
ンバータＩ１０３の出力Ｖｏ１０は帰還キャパシタンス
Ｃ１０２を介してＩ１０１の入力に接続され、これによ
ってＶｉｎ１０が良好な線形性をもって反転されたもの
がＩ１０３の出力に生じるようになっている。ＳＷが閉
成されると、Ｃ１０１はＶｉｎ１０に対応した電荷に充
放電され、Ｉ１０１〜Ｉ１０３のフィードバック機能に
より出力の線形特性が保証される。そして、その後スイ
ッチＳＷが開放されたときにサンプル・ホールド回路Ｓ
Ｈ９１はＶｉｎ１０を保持することになる。最終段のＩ
１０３の出力は接地キャパシタンスＣ１０３を介してグ
ランドに接続され、また第２段のＩ１０２の出力は１対
の平衡レジスタンスＲ１０１、Ｒ１０２を介して電源電
圧Ｖｄｄおよびグランドに接続されている。このような
構成により、フィードバック系を含む反転増幅回路の発
振が防止されている。なおサンプル・ホールド回路ＳＨ
９２〜ＳＨ９ｎはＳＨ９１と同様に構成されているので
説明を省略する。

【００３２】以上のサンプル・ホールド回路はサンプル
・ホールド回路間でのデータ転送は行わないので、デー
タの転送に起因した誤差の発生を防止し得る。一方デー
タとＰＮ符号の関係は順次更新する必要があり、ＰＮ符
号を循環して使用する。ここにＰＮ符号は２値データで
あるから通常のデジタル回路を使用でき、転送誤差の問
題は生じない。またスイッチＳＷはコントロール回路か
らのコントロール信号によって開閉制御され、いずれか
１個のサンプル・ホールド回路のみがデータ取り込みを
行う。

【００３３】図９の乗算回路ＭＵＬ９１１の一構成例を
図１１に示す。図示のとおり、前記乗算回路ＭＵＬ９１
１は２個のマルチプレクサＭＵＸ１１１、ＭＵＸ１１２
よりなり、これらマルチプレクサにはＳＨ９１出力のＶ
ｏ１０（図中Ｖｏ１１で示す。）および共通な基準電圧
Ｖｒが接続されている。

【００３４】スイッチＳＷ、マルチプレクサＭＵＸ１１
１、ＭＵＸ１１２はコントロール回路ＣＴＲＬ（図９）
からのコントロール信号Ｓ１、Ｓ２、Ｓ３によってコン
トロールされ、Ｓ１は一旦閉成された後、入力電圧を取
り込むべき時点においてＳＷを開放する。Ｓ２、Ｓ３は
反転した信号であり、一方のマルチプレクサがＶｏ１１
を出力するときには、他方のマルチプレクサはＶｒを出
力する。ＭＵＸ１１１、ＭＵＸ１１２は拡散符号の
「１」（ハイレベル）、「−１」（ローレベル）に対応
しており、ある時点の入力電圧に符号「１」を乗ずるべ
きときには、ＭＵＸ１１１からＶｏ１１を出力し、「−
１」を乗ずるべきときにはＭＵＸ１１２からＶｏ１１を
出力する。このハイ、ローのレベルを代表するために図
１１ではＭＵＸ１１１の出力をＶＨ、ＭＵＸ１１２の出
力をＶＬで表示する。

【００３５】サンプル・ホールド回路で保持された一連
のデータに対する演算が終了した後には、最初に取り込
まれたデータを保持しているサンプル・ホールド回路
に、あらたなデータを取り込み、これとともにＰＮ符号
を循環させてあらたな演算を実行する。この操作を繰り
返すことにより時系列データに対するマッチドフィルタ
演算を逐次実行し得る。

【００３６】図１０におけるスイッチＳＷの一構成例を
図１２に示す。図示のとおり、スイッチＳＷはｎ型ＭＯ
Ｓトランジスタのソース、ドレインをｐ型ＭＯＳトラン
ジスタのドレイン、ソースとそれぞれ接続してなるトラ
ンジスタ回路Ｔ１２よりなり、このトランジスタ回路の
ｎＭＯＳのドレイン側の端子に入力電圧Ｖｉｎ１２を接
続し、ｎＭＯＳのソースの端子を同様の構成のダミート
ランジスタＤＴ１２を介して出力端子Ｖｏｕｔ１２に接
続してなる。トランジスタ回路Ｔ１２におけるｎＭＯＳ
トランジスタのゲートにはＳ１が入力され、ｐＭＯＳト
ランジスタのゲートにはＳ１をインバータＩ１２で反転
した信号が入力されている。これによって、Ｓ１がハイ
レベルのときには、Ｔ１２が導通し、ローレベルのとき
にはＴ１２は遮断される。

【００３７】図９における加算回路の一構成例を図１３
に示す。図示したように、加算回路ＡＤＤ９１は、ＭＵ
Ｌ９１１、ＭＵＬ９２１、．．．、ＭＵＬ９ｎ１からの
ハイレベル信号ＶＨ１〜ＶＨｎが入力された容量結合Ｃ
ＰＨ、ＭＵＬ９１１〜ＭＵＬ９ｎ１からのローレベル信
号ＶＬ１〜ＶＬｎが入力された容量結合ＣＰＬを有し、
ＣＰＬはキャパシタンスＣＬ１〜ＣＬｎを並列接続して
なり、ＣＰＨはキャパシタンスＣＨ１〜ＣＨｎを並列接
続してなる。ＣＰＬの出力は３段直列のＭＯＳインバー
タＩ１３１、Ｉ１３２、Ｉ１３３の初段入力に接続さ
れ、Ｉ１３３の出力は帰還キャパシタンスＣ１３１を介
して初段入力にフィードバックされている。この３段イ
ンバータはその充分大きな開ループ・ゲインによって、
入出力関係の線形性を保証している。

【００３８】ＣＰＨの出力は３段直列のＭＯＳインバー
タＩ１３４、Ｉ１３５、Ｉ１３６の初段入力に接続さ
れ、Ｉ１３６の出力は帰還キャパシタンスＣ１３３を介
して初段入力にフィードバックされている。この３段イ
ンバータはその充分大きな開ループ・ゲインによって、
入出力関係の線形性を保証している。さらにＩ１３３の
出力は、容量結合ＣＰＨと並列な結合キャパシタンスＣ
Ｃ１３を介してＩ１３４の入力に接続され、ＣＰＬの出
力の反転とＣＰＨの出力との和が３段インバータＩ１３
４〜Ｉ１３６に入力されている。

【００３９】前記３段インバータにおける最終段のＭＯ
ＳインバータＩ１３３、Ｉ１３６の出力は接地キャパシ
タンスＣ１３２、Ｃ１３４をそれぞれ介してグランドに
接続され、また第２段のＭＯＳインバータＩ１３２、Ｉ
１３５の出力は１対の平衡レジスタンスＲ１３１、Ｒ１
３２、Ｒ１３３、Ｒ１３４をそれぞれ介して電源電圧Ｖ
ｄｄおよびグランドに接続されている。このような構成
により、フィードバック系を含む反転増幅回路の発振が
防止されている。

【００４０】加算回路ＡＤＤ９１は式（４５）の演算を
実行し、キャパシタンス相互の関係が式（４６）〜（４
８）のように設定されているため、結果的に式（４９）
の演算結果が得られる。

【数１５】

【００４１】ここでＶＬｉ、ＶＨｉを基準電圧Ｖｒを基
準とした式（５０）、（５１）の表現に改める。

【数１６】この式（５０）、（５１）を式（４９）に代入すると式
（５２）が得られる。

【数１７】

【００４２】さらに、サンプル・ホールド回路において
も３段インバータによるデータの反転が行われているの
で、ＡＤＤ９１への入力データＶＬ１〜ＶＬｎ、ＶＨ１
〜ＶＨｎは入力データに対して反転している。ＶＬｉ、
ＶＨｉはＰＮ符号に応じていずれか一方が０となるの
で、入力データにＰＮ符号を乗じた結果の積算値がＶｏ
ｕｔ１３として生じることになる。すなわち、ある時刻
をｔ、チップ時間をＴｃ、自然数ｉとするとき、入力信
号Ｖｉｎ１０をサンプル・ホールド回路ＳＨ９１〜ＳＨ
９ｎによって時系列に保持した信号はＳ（ｔ−ｉ・Ｔ
ｃ）、これに乗ずるＰＮ符号をＰＮｉとするとき、式
（５２）は式（５３）に書き換えられ、一般的なマッチ
ドフィルタの演算が行われることが分る。また前記した
ようにＰＮ符号の循環を行うので、サンプル・ホールド
回路とＰＮ符号の関係は１チップ時間ごとに更新され
る。

【数１８】

【００４３】なお、以上の演算において出力は入力の個
数ｎによって正規化されているため、出力の最大電圧が
電源電圧を超えることが防止され、動作の安定性が保証
されている。

【００４４】図１４に前記基準電圧Ｖｒを生成する基準
電圧生成回路の一構成例（Ｖｒｅｆ）を示す。この基準
電圧生成回路は３段の直列なインバータＩ１４１、Ｉ１
４２、Ｉ１４３の最終段出力を初段入力に帰還させた回
路であり、前記加算部と同様に接地キャパシタンスＣ１
４６、平衡レジスタンスＲ１４１、Ｒ１４２による発振
防止処理が施されている。基準電圧生成回路Ｖｒｅｆは
その入出力電圧が等しくなる安定点に出力が収束し、各
ＭＯＳインバータの閾値設定により所望の基準電圧を生
成し得る。一般には正負両方向に充分大きなダイナミッ
クレンジを確保するために、Ｖｒ＝Ｖｄｄ／２と設定さ
れることが多い。ここにＶｄｄはＭＯＳインバータの電
源電圧である。

【００４５】このように、アナログタイプのサンプル・
ホールド回路によって受信信号を保持し、これをマルチ
プレクサによって＋１または−１の系列に分岐する回路
によって実質的に乗算を実現するものであり、これによ
って極めて大規模の乗算および積算を小規模かつ省電力
の回路によって実行でき、複数のマッチドフィルタを設
けたときにも、回路規模および消費電力を最小限に抑
え、実用的な回路を構成し得る。そして本発明に係るス
ペクトル拡散通信方式は同時に（シンボル毎に）４ビッ
トの情報を伝送することが可能であり、通常の４倍の伝
送速度が達成される。

【００４６】

【発明の効果】前述のとおり、本発明に係るスペクトル
拡散通信方式は、送信すべきデジタルデータ列を第１〜
第４成分に順次振り分け、第１のＰＮ符号系列および第
２のＰＮ符号系列を定義しておき、第３成分および第４
成分の値に応じて、第１、第２成分と第１、第２ＰＮ系
列との組合せを設定するので、より高速でありながら回
路規模を最小限に抑え得るという優れた効果を有する。

【図面の簡単な説明】

【図１】本発明に係るスペクトル拡散通信方式の１実施
例における送信装置を示すブロック図である。

【図２】同実施例の受信装置のマッチドフィルタまでの
構成を示すブロック図である。

【図３】図２の後段の演算回路を示す回路図である。

【図４】図３の後段の復調部を示すブロック図である。

【図５】図４におけるレベル検出回路を示す回路図であ
る。

【図６】図５における絶対値回路を示す回路図である。

【図７】図６におけるマルチプレクサを示す回路図であ
る。

【図８】図２におけるマッチドフィルタの変形例を示す
ブロック図である。

【図９】図８におけるマッチドフィルタを示すブロック
図である。

【図１０】図９におけるサンプル・ホールド回路を示す
回路図である。

【図１１】図９における乗算回路を示すブロック図であ
る。

【図１２】図１０におけるスイッチを示す回路図であ
る。

【図１３】図９における加算回路を示す回路図である。

【図１４】基準電圧を生成するための基準電圧生成回路
を示す回路図である。

【図１５】送信信号の位相を示すコンステレーション図
である。

【符号の説明】

Ａｂｓ５１、Ａｂｓ５１、Ａｂｓ５３．．．絶対値回
路ＡＤＤ１、ＡＤＤ５、ＡＤＤ９１、ＡＤＤ９２．．．
加算回路Ｃ６１、Ｃ６２、Ｃ１０１、Ｃ１０２、Ｃ１０３、Ｃ１
３１、Ｃ１３２、Ｃ１３３、Ｃ１３４、Ｃ１４６、ＣＣ
１３、ＣＨ１、．．．、ＣＨｎ、ＣＬ１、．．．、ＣＬ
ｎ．．．キャパシタンスＣＯＭ１、．．．、ＣＯＭ４．．．演算部ＣＰＨ、ＣＰＬ．．．容量結合ＣＴＲＬ．．．コントロール回路ＤＥＣ１、．．．、ＤＥＣ４．．．判定回路ＤＥＣＯＤＥＲ．．．デコーダＤＥＭＯＤ．．．復調器ＤＴ１２．．．ダミートランジスタＧ１、Ｇ４１、．．．、Ｇ４８．．．ゲートＩ６、Ｉ７、Ｉ１２、ＩＮＶ６、Ｉ１０１、Ｉ１０２、
Ｉ１０３、Ｉ１３１、Ｉ１３２、Ｉ１３３、Ｉ１３４、
Ｉ１３５、Ｉ１３６、Ｉ１４１、Ｉ１４２、Ｉ１４３
．．．インバータＬＰＦ１、ＬＰＦ２．．．ローパスフィルタＬＶ１、．．．、ＬＶＤ４．．．レベル検出回路ＭＡＸ．．．最大値回路ＭＦ１、．．．、ＭＦ４、ＭＦ８１、ＭＦ８２．．．
マッチドフィルタＭＵＬ１、．．．、ＭＵＬ４、ＭＵＬ９１１、ＭＵＬ９
ｎ１、ＭＵＬ９２１、ＭＵＬ９ｎ２．．．乗算回路ＭＵＸ６、ＭＵＸ１１１、ＭＵＸ１１２．．．マルチ
プレクサＰＤ１、．．．、ＰＤ４．．．ピーク検出回路 QD １１、ＱＤ２１．．．直交検波部Ｒ１０１、Ｒ１０２、Ｒ１３１、Ｒ１３２、Ｒ１３３、
Ｒ１３４．．．レジスタンスＲＥＧ１．．．レジスタＳＥＬ１、ＳＥＬ２．．．セレクタＳＨ９１、．．．、ＳＨ９ｎ．．．サンプル・ホール
ド回路ＳＲＥＧ１、ＰＮ１、ＰＮ２．．．シフトレジスタＳＵＢ１、ＳＵＢ５．．．減算回路ＳＷ．．．スイッチＴ７１、Ｔ７２、Ｔ１２．．．ＭＯＳスイッチＶｒｅｆ．．．基準電圧発生回路ＳＵＭ１．．．合成部ＯＳＣ１１、ＯＳＣ２１．．．発振回路ＭＩＸ１１、ＭＩＸ１２、ＭＩＸ２１、ＭＩＸ２２
．．．乗算回路。 18 ＹＺ１９９５０３６Ａ

───────────────────────────────────────────────────── フロントページの続き (72)発明者周旭平東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内 (72)発明者山本誠東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内 (72)発明者占部健三東京都中野区東中野三丁目14番20号国際電気株式会社内 (72)発明者高取直東京都世田谷区北沢３−５−18 鷹山ビル株式会社鷹山内

Claims

【特許請求の範囲】

【請求項１】送信すべきデジタルデータ列を４ビッ
トずつのフレームに分割し、各フレームの４ビットデー
タを所定の順序で第１成分、第２成分、第３成分、第４
成分に振り分け、第１成分および第２成分によって第１
複素信号を構成し、あらかじめ第１、第２のＰＮ符号系
列を定義しておき、前記第３、第４成分の値に応じてこ
れらＰＮ符号系列の一方または両方による第２複素信号
を構成し、第１、第２複素信号の積によってスペクトル
拡散し、前記積の実部、虚部によって直交変調し、受信
側においては変調信号を直交検波したときの同相成分お
よび直交成分を、第１、第２のＰＮ符号系列によって逆
拡散する計４個のマッチドフィルタを設け、各マッチド
フィルタの出力の組合わせに基づいて、前記第１〜第４
成分を再現することを特徴とするスペクトル拡散通信方
式。
【請求項２】送信すべきデジタルデータ列を４ビッ
トずつのフレームに分割し、各フレームの４ビットデー
タを順次第１成分Ｉｉ、第２成分Ｉｑ、第３成分ＣＮＴ
１、第４成分ＣＮＴ２に振り分け、第１成分および第２
成分によって第１複素信号Ｉｉ＋ｊＩｑを構成し、あら
かじめ第１、第２のＰＮ符号系列を定義しておき、ＣＮ
Ｔ１、ＣＮＴ２の値に応じてこれらＰＮ符号系列の一方
または両方による第２複素信号Ｃｘ＋ｊＣｙを構成し、
第１、第２複素信号の積（Ｉｉ＋Ｉｑ）（Ｃｘ＋ｊＣ
Ｙ）によってスペクトル拡散し、この積の実部を同相成
分、虚部を直交成分として直交変調し、受信側において
は変調信号を直交検波したときの同相成分および直交成
分を、第１、第２のＰＮ符号系列の全ての組合せによっ
て逆拡散する計４個のマッチドフィルタを設け、各マッ
チドフィルタの出力の組合せに基づいて、前記第１〜第
４成分を再現することを特徴とするスペクトル拡散通信
方式。
【請求項３】４種のマッチドフィルタは、複素成分
の実部に対して第１ＰＮ符号系列を適用する第１マッチ
ドフィルタ、複素成分の実部に対して第２ＰＮ符号系列
を適用する第２マッチドフィルタ、複素成分の虚部に対
して第１ＰＮ符号系列を適用する第３マッチドフィル
タ、および複素成分の虚部に対して第２ＰＮ符号系列を
適用する第４マッチドフィルタであり、第１マッチドフ
ルタ出力と第３マッチドフィルタ出力の和および差を第
１演算回路によって算出し、第１マッチドフィルタ出力
と第４マッチドフィルタ出力の和および第３マッチドフ
ィルタ出力と第２マッチドフィルタ出力の差を第２演算
回路によって算出し、第２マッチドフィルタ出力と第４
マッチドフィルタ出力の和および差を第３演算回路によ
って算出し、第２、第３マッチドフィルタ出力の和およ
び第４、第１マッチドフィルタ出力の差を第４演算回路
によって算出し、これら演算回路の出力の信号レベルを
検出し、さらに信号レベルの最大値を抽出し、この最大
値に対応する１個の演算回路の出力を選択し、選択され
た演算回路の出力から第１〜第４成分を再現することを
特徴とする請求項１または２記載のスペクトル拡散通信
方式。
【請求項４】受信側に設けられた各マッチドフィル
タは：入力電圧に接続されたスイッチと、このスイッチ
の出力に接続された第１キャパシタンスと、この第１キ
ャパシタンスの出力に接続された奇数段のＭＯＳインバ
ータよりなる第１反転増幅部と、この第１反転増幅部の
出力を入力に接続する第１帰還キャパシタンスとを備え
た複数のサンプル・ホールド回路と；各サンプル・ホー
ルド回路に対応して設けられた乗算回路であって、対応
するサンプル・ホールド回路の出力または基準電圧を択
一的に出力する第１マルチプレクサと、この第１マルチ
プレクサとは逆にサンプル・ホールド回路出力および基
準電圧が接続された第２マルチプレクサとを備え、第
１、第２マルチプレクサはＰＮ符号に応じて切換え制御
されるようになっている乗算回路と；第１マルチプレク
サの出力が接続された複数の第２キャパシタンスと、こ
れら第２キャパシタンスの出力が統合されつつ接続され
た奇数段のＭＯＳインバータよりなる第２反転増幅部
と、この第２反転増幅部の出力を入力に接続する第２帰
還キャパシタンスと、第２マルチプレクサの出力および
第１加算部の出力が接続された複数の第３キャパシタン
スと、これら第３キャパシタンスの出力が統合されつつ
接続された奇数段のＭＯＳインバータよりなる第３反転
増幅部と、この第３反転増幅部の出力を入力に接続する
第３帰還キャパシタンスとを有する加算回路と；前記サ
ンプル・ホールド回路のうちいずれか１個における前記
スイッチを閉成するとともに他のスイッチを開放しかつ
所定の組合せで各サンプル・ホールド回路の第１、第２
マルチプレクサを切換えるコントロール回路と；を備え
ていることを特徴とする請求項１記載のスペクトル拡散
通信方式。
【請求項５】受信信号の同相成分に対応する２個の
マッチドフィルタに対して１個の共通なサンプル・ホー
ルド回路が設けられ、受信信号の直交成分に対応する２
個のマッチドフィルタに対して１個の共通なサンプル・
ホールド回路が設けられていることを特徴とする請求項
１〜請求項４のいずれか１項に記載のスペクトル拡散通
信方式。