JPH05175938A - スペクトラム拡散受信装置 - Google Patents
スペクトラム拡散受信装置Info
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- JPH05175938A JPH05175938A JP3355212A JP35521291A JPH05175938A JP H05175938 A JPH05175938 A JP H05175938A JP 3355212 A JP3355212 A JP 3355212A JP 35521291 A JP35521291 A JP 35521291A JP H05175938 A JPH05175938 A JP H05175938A
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- clock
- output
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Abstract
(57)【要約】 （修正有）
【目的】 サンプリング周波数を高くし、上記ディジタ
ル相関器のシフトレジスタ段数を増加させる必要のない
方式を提供する。 【構成】 正相と逆相のサンプリングクロックＩＣＬ
Ｋ，ＱＣＬＫ，バーＩＣＬＫ，バーＱＣＬＫをＬＰＦ１
４，ＬＰＦ１５からのＣＯＳ成分あるいはＳＩＮ成分の
いずれか一方のＰＮ符号チップ波形をステアリングゲー
ト１６〜２１、Ａ／Ｄ変換器２２，２３によりサンプリ
ング及びＡ／Ｄ変換する。Ａ／Ｄ変換した値と所定のリ
ファレンス値とは、相関器２４，２５でそれらの相関を
求め、それらの相関出力は減算器２６、絶対値化回路２
７で処理され、比較器２８で正相クロックと逆相クロッ
クによる相関値の差が所定の値に達しないと判断された
とき、制御回路３０の指令により上記正相と逆相のサン
プリングクロックに対し位相の異なる正相と逆相のサン
プリングクロックに切り換えて、ＰＮ符号チップ波形を
サンプリングする。
ル相関器のシフトレジスタ段数を増加させる必要のない
方式を提供する。 【構成】 正相と逆相のサンプリングクロックＩＣＬ
Ｋ，ＱＣＬＫ，バーＩＣＬＫ，バーＱＣＬＫをＬＰＦ１
４，ＬＰＦ１５からのＣＯＳ成分あるいはＳＩＮ成分の
いずれか一方のＰＮ符号チップ波形をステアリングゲー
ト１６〜２１、Ａ／Ｄ変換器２２，２３によりサンプリ
ング及びＡ／Ｄ変換する。Ａ／Ｄ変換した値と所定のリ
ファレンス値とは、相関器２４，２５でそれらの相関を
求め、それらの相関出力は減算器２６、絶対値化回路２
７で処理され、比較器２８で正相クロックと逆相クロッ
クによる相関値の差が所定の値に達しないと判断された
とき、制御回路３０の指令により上記正相と逆相のサン
プリングクロックに対し位相の異なる正相と逆相のサン
プリングクロックに切り換えて、ＰＮ符号チップ波形を
サンプリングする。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はディジタル相関装置を使
用するスペクトラム拡散通信装置の改良に関する。
用するスペクトラム拡散通信装置の改良に関する。
【０００２】
【従来の技術】スペクトラム拡散通信（Spread Spectru
m Communication 以下ＳＳＣと呼ぶ）では、図９（ａ）
に示すように、データで擬似雑音符号（Pseudo Noise c
ode 以下ＰＮ符号と呼ぶ）を変調し、変調されたＰＮ符
号でキャリア信号を変調して送信する。
m Communication 以下ＳＳＣと呼ぶ）では、図９（ａ）
に示すように、データで擬似雑音符号（Pseudo Noise c
ode 以下ＰＮ符号と呼ぶ）を変調し、変調されたＰＮ符
号でキャリア信号を変調して送信する。
【０００３】図９（ａ）で、１はデータ、２は変調器、
３はＰＮ符号発生器（Pseudo NoiseGenerator 以下ＰＮ
Ｇと呼ぶ）、４はキャリア信号発生器、５は変調器、６
はアンテナを意味する。受信側では、図９（ｂ）に示す
ようにその信号を受信し、相関器によって基準となるＰ
Ｎ符号との相関をとり、両符号が一致したとき及びその
近傍に現われる相対的に大きな振幅の自己相関スパイク
波形を処理してデータ復調を行う。
３はＰＮ符号発生器（Pseudo NoiseGenerator 以下ＰＮ
Ｇと呼ぶ）、４はキャリア信号発生器、５は変調器、６
はアンテナを意味する。受信側では、図９（ｂ）に示す
ようにその信号を受信し、相関器によって基準となるＰ
Ｎ符号との相関をとり、両符号が一致したとき及びその
近傍に現われる相対的に大きな振幅の自己相関スパイク
波形を処理してデータ復調を行う。
【０００４】図９（ｂ）で、７はアンテナ、８は相関
器、９は基準ＰＮ符号発生器、１０はデータ復調器、１
１はデータを意味する。ここで上記相関器のひとつとし
て、ディジタル相関器がある。図１０に、ディジタル相
関器の基本的な回路構成を示す。同図で、Ｓ及びＲはシ
フトレジスタ、Ｅｘ−ＮＯＲ1〜Ｅｘ−ＮＯＲNはノアゲ
ート、ＡＤＤは加算器である。Ｎビットのリファレンス
データＲＥＦは、ＮビットのシフトレジスタＲにクロッ
クＲＣＬＫに同期してシリアルに入力される。また、情
報データＤＡＴＡは、ＮビットのレジスタＳにクロック
ＳＣＬＫに同期してシリアルに入力される。そして、夫
々のレジスタの夫々のビットの内容の一致・不一致がノ
アゲートによって検出され、一致したビットの総計が加
算器ＡＤＤで求められる。
器、９は基準ＰＮ符号発生器、１０はデータ復調器、１
１はデータを意味する。ここで上記相関器のひとつとし
て、ディジタル相関器がある。図１０に、ディジタル相
関器の基本的な回路構成を示す。同図で、Ｓ及びＲはシ
フトレジスタ、Ｅｘ−ＮＯＲ1〜Ｅｘ−ＮＯＲNはノアゲ
ート、ＡＤＤは加算器である。Ｎビットのリファレンス
データＲＥＦは、ＮビットのシフトレジスタＲにクロッ
クＲＣＬＫに同期してシリアルに入力される。また、情
報データＤＡＴＡは、ＮビットのレジスタＳにクロック
ＳＣＬＫに同期してシリアルに入力される。そして、夫
々のレジスタの夫々のビットの内容の一致・不一致がノ
アゲートによって検出され、一致したビットの総計が加
算器ＡＤＤで求められる。
【０００５】ＳＳＣに図１０に示すようなディジタル相
関器を応用する場合の構成の一つを図１１に示す。同図
において、１及び２は掛算器、３及び４はローパスフィ
ルタ（ＬＰＦ）、５及び６はＡ／Ｄ変換器、７及び８は
ディジタル相関器、９は加算器である。図１２は、２相
シフトキーイング（Bi-Phase Shift Keying 以下ＢＰＳ
Ｋと呼ぶ）変調されたＳＳ信号（以下ＳＳ−ＢＰＳＫと
呼ぶ）を受信しデータ復調を行う。
関器を応用する場合の構成の一つを図１１に示す。同図
において、１及び２は掛算器、３及び４はローパスフィ
ルタ（ＬＰＦ）、５及び６はＡ／Ｄ変換器、７及び８は
ディジタル相関器、９は加算器である。図１２は、２相
シフトキーイング（Bi-Phase Shift Keying 以下ＢＰＳ
Ｋと呼ぶ）変調されたＳＳ信号（以下ＳＳ−ＢＰＳＫと
呼ぶ）を受信しデータ復調を行う。
【０００６】図１１によるＳＳ−ＢＰＳＫ信号の非同期
復調動作を、以下に説明する。ＳＳ−ＢＰＳＫ信号は、
数１のように表現できる。
復調動作を、以下に説明する。ＳＳ−ＢＰＳＫ信号は、
数１のように表現できる。
【０００７】
【数１】
【０００８】図１１では図１２に示すように、ＳＳ−Ｂ
ＰＳＫ信号とＳＳ−ＢＰＳＫ信号の変調キャリア周波数
と等しいＣＯＳωｔ及びＳＩＮωｔとを掛算器１，２で
掛算することによってＣＯＳ成分及びＳＩＮ成分を求
め、夫々の成分からＰＮ符号クロック周波数に等しいカ
ットオフ周波数を持つローパスフィルタＬＰＦ３，４に
よってＰＮ符号チップを抽出し、Ａ／Ｄ変換器５，６で
Ａ／Ｄ変換した後、ディジタル相関器７，８でベースバ
ンド処理を行うことでデータ復調を行っている。
ＰＳＫ信号とＳＳ−ＢＰＳＫ信号の変調キャリア周波数
と等しいＣＯＳωｔ及びＳＩＮωｔとを掛算器１，２で
掛算することによってＣＯＳ成分及びＳＩＮ成分を求
め、夫々の成分からＰＮ符号クロック周波数に等しいカ
ットオフ周波数を持つローパスフィルタＬＰＦ３，４に
よってＰＮ符号チップを抽出し、Ａ／Ｄ変換器５，６で
Ａ／Ｄ変換した後、ディジタル相関器７，８でベースバ
ンド処理を行うことでデータ復調を行っている。
【０００９】即ち、ＣＯＳ成分及びＳＩＮ成分のディジ
タルデータは、例えば、送信時のデータ“１”とＰＮ符
号による排他的論理和の結果と等しいリファレンスデー
タが設定されたディジタル相関器７，８によって、相関
値が求められる。そして、この相関値を加算器９で加算
した値に基づいてデータ復調が行われる。
タルデータは、例えば、送信時のデータ“１”とＰＮ符
号による排他的論理和の結果と等しいリファレンスデー
タが設定されたディジタル相関器７，８によって、相関
値が求められる。そして、この相関値を加算器９で加算
した値に基づいてデータ復調が行われる。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
のディジタル相関装置には下記のような問題がある。即
ち、図１１のローパスフィルタＬＰＦ５，６から得られ
るＰＮ符号チップ波形をＡ／Ｄ変換するとき、理想的に
は図１３に示すようにＰＮ符号チップ波形の最もレベル
の安定しているポイントであるＰ点を、ＰＮ符号クロッ
ク周期に等しい間隔でサンプリングするのが望ましい。
しかし、図１１に示すような非同期ＳＳ−ＢＰＳＫ復調
方式で図１３のＰ点をサンプリングすることは困難であ
る。これに代わる対策として、通常はサンプリング周波
数を高くする方法があるが、この方法ではサンプリング
周波数を高くするほどＰＮ符号１チップに対応する情報
が増加するため、ディジタル相関器のシフトレジスタ段
数を増加させる必要があった。例えば図１３（ａ）に対
して図１３（ｂ）の場合は、サンプリング周期Ｔを４分
の１にしているので、ディジタル相関器のシフトレジス
タ段数は４倍必要になる。
のディジタル相関装置には下記のような問題がある。即
ち、図１１のローパスフィルタＬＰＦ５，６から得られ
るＰＮ符号チップ波形をＡ／Ｄ変換するとき、理想的に
は図１３に示すようにＰＮ符号チップ波形の最もレベル
の安定しているポイントであるＰ点を、ＰＮ符号クロッ
ク周期に等しい間隔でサンプリングするのが望ましい。
しかし、図１１に示すような非同期ＳＳ−ＢＰＳＫ復調
方式で図１３のＰ点をサンプリングすることは困難であ
る。これに代わる対策として、通常はサンプリング周波
数を高くする方法があるが、この方法ではサンプリング
周波数を高くするほどＰＮ符号１チップに対応する情報
が増加するため、ディジタル相関器のシフトレジスタ段
数を増加させる必要があった。例えば図１３（ａ）に対
して図１３（ｂ）の場合は、サンプリング周期Ｔを４分
の１にしているので、ディジタル相関器のシフトレジス
タ段数は４倍必要になる。
【００１１】本発明の目的は、ＰＮ符号チップ波形のレ
ベルが安定しているポイントの近傍でＡ／Ｄ変換するこ
とを可能とすることにより、サンプリング周波数を高く
し、ディジタル相関器のシフトレジスタ段数を増加させ
る必要がない方式を提供することにある。
ベルが安定しているポイントの近傍でＡ／Ｄ変換するこ
とを可能とすることにより、サンプリング周波数を高く
し、ディジタル相関器のシフトレジスタ段数を増加させ
る必要がない方式を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のＳＳ受信装置は、受信信号を分岐し、夫々
の分岐された信号を、前記受信信号の変調周波数と等し
い周波数のキャリア信号及び第１のキャリア信号に対し
てπ／２位相が異なった第２のキャリア信号に基づいて
変換し、ＣＯＳ成分信号とＳＩＮ成分信号とを得る分岐
変換手段と、上記ＣＯＳ及びＳＩＮ成分信号より夫々Ｃ
ＯＳＰＮ符号チップ信号、ＳＩＮＰＮ符号チップ信号を
抽出する第１及び第２のフィルタと、上記ＣＯＳＰＮ符
号チップ信号とＳＩＮＰＮ符号チップ信号とが供給され
第１の制御信号に応じてそれらチップ信号を選択的に出
力する第１及び第２のステアリングゲートと、ＰＮ符号
チップ幅と等しい周期の正相の第１クロックと、該第１
クロックに対してπ／４位相がずれた第２のクロックと
が入力され第２の制御信号に応じてそれらを選択的に出
力する第３のステアリングゲートと、上記第１のクロッ
ク及び第２のクロックに対して夫々逆相の第３のクロッ
クと第４のクロックとが入力され、第２の制御信号に応
じて、それらクロックを選択的に出力する第４のステア
リングゲートと、上記第３及び第４のステアリングゲー
トの出力が供給され第３の制御信号に応じてそれら出力
を選択的に出力する第５及び第６のステアリングゲート
と、上記第１のステアリングゲートの出力を、上記第５
のステアリングゲート出力をサンプリングクロックとし
てＡ／Ｄ変換する第１のＡ／Ｄ変換手段と、上記第２の
ステアリングゲートの出力を上記第６のステアリングゲ
ートの出力をサンプリングクロックとしてＡ／Ｄ変換す
る第２のＡ／Ｄ変換手段と、上記第１のＡ／Ｄ変換手段
の出力を第１のパターン信号と相関を取る第１のディジ
タル相関器と、上記第２のＡ／Ｄ変換手段の出力を第２
のパターン信号と相関を取る第２のディジタル相関器
と、上記第１のディジタル相関器の出力と、第２のディ
ジタル相関器の出力との減算を行い、その減算結果に相
当する信号、及び該結果の極性を示すボロー信号を出力
する減算手段と、上記減算結果が所定範囲内であるか否
かを判定し判定信号を出力する比較手段と、上記比較手
段の出力、ボロー出力の状態に基づいて、上記制御信号
を制御して上記テアリングゲートを制御する制御手段
と、より成ることを要旨とする。
め、本発明のＳＳ受信装置は、受信信号を分岐し、夫々
の分岐された信号を、前記受信信号の変調周波数と等し
い周波数のキャリア信号及び第１のキャリア信号に対し
てπ／２位相が異なった第２のキャリア信号に基づいて
変換し、ＣＯＳ成分信号とＳＩＮ成分信号とを得る分岐
変換手段と、上記ＣＯＳ及びＳＩＮ成分信号より夫々Ｃ
ＯＳＰＮ符号チップ信号、ＳＩＮＰＮ符号チップ信号を
抽出する第１及び第２のフィルタと、上記ＣＯＳＰＮ符
号チップ信号とＳＩＮＰＮ符号チップ信号とが供給され
第１の制御信号に応じてそれらチップ信号を選択的に出
力する第１及び第２のステアリングゲートと、ＰＮ符号
チップ幅と等しい周期の正相の第１クロックと、該第１
クロックに対してπ／４位相がずれた第２のクロックと
が入力され第２の制御信号に応じてそれらを選択的に出
力する第３のステアリングゲートと、上記第１のクロッ
ク及び第２のクロックに対して夫々逆相の第３のクロッ
クと第４のクロックとが入力され、第２の制御信号に応
じて、それらクロックを選択的に出力する第４のステア
リングゲートと、上記第３及び第４のステアリングゲー
トの出力が供給され第３の制御信号に応じてそれら出力
を選択的に出力する第５及び第６のステアリングゲート
と、上記第１のステアリングゲートの出力を、上記第５
のステアリングゲート出力をサンプリングクロックとし
てＡ／Ｄ変換する第１のＡ／Ｄ変換手段と、上記第２の
ステアリングゲートの出力を上記第６のステアリングゲ
ートの出力をサンプリングクロックとしてＡ／Ｄ変換す
る第２のＡ／Ｄ変換手段と、上記第１のＡ／Ｄ変換手段
の出力を第１のパターン信号と相関を取る第１のディジ
タル相関器と、上記第２のＡ／Ｄ変換手段の出力を第２
のパターン信号と相関を取る第２のディジタル相関器
と、上記第１のディジタル相関器の出力と、第２のディ
ジタル相関器の出力との減算を行い、その減算結果に相
当する信号、及び該結果の極性を示すボロー信号を出力
する減算手段と、上記減算結果が所定範囲内であるか否
かを判定し判定信号を出力する比較手段と、上記比較手
段の出力、ボロー出力の状態に基づいて、上記制御信号
を制御して上記テアリングゲートを制御する制御手段
と、より成ることを要旨とする。
【００１３】
【作用】本発明の装置では正相と逆相のサンプリングク
ロックを用いてＣＯＳ成分あるいはＳＩＮ成分のいずれ
か一方のＰＮ符号チップ波形をサンプリング及びＡ／Ｄ
変換し、Ａ／Ｄ変換した値と所定のリファレンス値との
相関を求め、正相クロックと逆相クロックによる相関値
の差が所定の値に達しないとき、上記正相と逆相のサン
プリングクロックに対し位相の異なる正相と逆相のサン
プリングクロックに切り換えて、ＰＮ符号チップ波形を
サンプリングする。
ロックを用いてＣＯＳ成分あるいはＳＩＮ成分のいずれ
か一方のＰＮ符号チップ波形をサンプリング及びＡ／Ｄ
変換し、Ａ／Ｄ変換した値と所定のリファレンス値との
相関を求め、正相クロックと逆相クロックによる相関値
の差が所定の値に達しないとき、上記正相と逆相のサン
プリングクロックに対し位相の異なる正相と逆相のサン
プリングクロックに切り換えて、ＰＮ符号チップ波形を
サンプリングする。
【００１４】
【実施例】以下図面に示す本発明の実施例を説明する。
図１は本発明によるＳＳ受信装置の一実施例である。同
図において、１０はアンテナ、１１は高周波増幅器、１
２及び１３は掛算器、１４及び１５はＬＰＦ、１６〜２
１はステアリングゲート、２２及び２３はＡ／Ｄ変換
器、２４及び２５はディジタル相関器、２６は減算器、
２７は絶対値化器、２８は比較器、２９はしきい値発生
器、３０は制御回路である。
図１は本発明によるＳＳ受信装置の一実施例である。同
図において、１０はアンテナ、１１は高周波増幅器、１
２及び１３は掛算器、１４及び１５はＬＰＦ、１６〜２
１はステアリングゲート、２２及び２３はＡ／Ｄ変換
器、２４及び２５はディジタル相関器、２６は減算器、
２７は絶対値化器、２８は比較器、２９はしきい値発生
器、３０は制御回路である。
【００１５】図１において、前述したようにしてステア
リングゲート１６，１９にはＣＯＳ成分及びＳＩＮ成分
のＰＮ符号チップ波形が入力され、ステアリングゲート
２０，２１にはＡ／Ｄ変換に用いるサンプリングクロッ
クとして、図２（ａ）及び（ｂ）に示すようにＰＮ符号
チップ幅ＴＰＮと等しい周期を持つ正相クロックＩＣＬ
Ｋとπ／４シフト正相クロックＱＣＬＫ及び逆相クロッ
クバーＩＣＬＫとπ／４シフト正相クロックバーＱＣＬ
Ｋが入力され、ステアリングゲート１７，１８にはステ
アリングゲート２０，２１の出力である正相クロックＩ
ＣＬＫあるいはＱＣＬＫ及び逆相クロックバーＩＣＬＫ
あるいはバーＱＣＬＫが入力される。ＣＯＳ成分のＰＮ
符号チップ波形をＡ／Ｄ変換するＡ／Ｄ変換器２２に
は、ステアリングゲート１６，１７の出力ＳＩＧ１及び
ＣＬＫ１が入力される。ＳＩＮ成分のＰＮ符号チップ波
形をＡ／Ｄ変換するＡＤ変換器２３には、ステアリング
ゲートＳＧ１８，１９の出力ＳＩＧ２及びＣＬＫ２が入
力される。
リングゲート１６，１９にはＣＯＳ成分及びＳＩＮ成分
のＰＮ符号チップ波形が入力され、ステアリングゲート
２０，２１にはＡ／Ｄ変換に用いるサンプリングクロッ
クとして、図２（ａ）及び（ｂ）に示すようにＰＮ符号
チップ幅ＴＰＮと等しい周期を持つ正相クロックＩＣＬ
Ｋとπ／４シフト正相クロックＱＣＬＫ及び逆相クロッ
クバーＩＣＬＫとπ／４シフト正相クロックバーＱＣＬ
Ｋが入力され、ステアリングゲート１７，１８にはステ
アリングゲート２０，２１の出力である正相クロックＩ
ＣＬＫあるいはＱＣＬＫ及び逆相クロックバーＩＣＬＫ
あるいはバーＱＣＬＫが入力される。ＣＯＳ成分のＰＮ
符号チップ波形をＡ／Ｄ変換するＡ／Ｄ変換器２２に
は、ステアリングゲート１６，１７の出力ＳＩＧ１及び
ＣＬＫ１が入力される。ＳＩＮ成分のＰＮ符号チップ波
形をＡ／Ｄ変換するＡＤ変換器２３には、ステアリング
ゲートＳＧ１８，１９の出力ＳＩＧ２及びＣＬＫ２が入
力される。
【００１６】なお、前記ステアリングゲートは、例えば
図５に示すナンドゲートＮＡＮＤ１とインバータＩＮＶ
を用いた構成で実現することができる。図５ではセレク
ト信号Ｓ１が“１”のときＣＯＳ成分のＰＮ符号チップ
波形ＣＯＳを選択し、ＳＩＧ１として出力する。また、
セレクト信号Ｓ１が“０”のときＳＩＮ成分のＰＮ符号
チップ波形ＳＩＮを選択し、ＳＩＧ１として出力する。
図５に示すナンドゲートＮＡＮＤ１とインバータＩＮＶ
を用いた構成で実現することができる。図５ではセレク
ト信号Ｓ１が“１”のときＣＯＳ成分のＰＮ符号チップ
波形ＣＯＳを選択し、ＳＩＧ１として出力する。また、
セレクト信号Ｓ１が“０”のときＳＩＮ成分のＰＮ符号
チップ波形ＳＩＮを選択し、ＳＩＧ１として出力する。
【００１７】ステアリングゲート１６，１９には、制御
回路３０からセレクト信号Ｓ１，Ｓ４が入力され、初期
状態ではセレクト信号Ｓ１，Ｓ４は“１”でＣＯＳ成分
のＰＮ符号チップ波形を選択しているとする。そして、
セレクト信号Ｓ５は“１"で正相クロックＩＣＬＫ及び
逆相クロックバーＩＣＬＫを選択しているとする。ま
た、ステアリングゲート１７，１８には制御回路３０か
らセレクト信号Ｓ２，Ｓ３が入力され、初期状態ではセ
レクト信号Ｓ２は“１”で正相クロックＩＣＬＫを選択
し、セレクト信号Ｓ３は“０”で逆相クロックバーＩＣ
ＬＫを選択しているとする。
回路３０からセレクト信号Ｓ１，Ｓ４が入力され、初期
状態ではセレクト信号Ｓ１，Ｓ４は“１”でＣＯＳ成分
のＰＮ符号チップ波形を選択しているとする。そして、
セレクト信号Ｓ５は“１"で正相クロックＩＣＬＫ及び
逆相クロックバーＩＣＬＫを選択しているとする。ま
た、ステアリングゲート１７，１８には制御回路３０か
らセレクト信号Ｓ２，Ｓ３が入力され、初期状態ではセ
レクト信号Ｓ２は“１”で正相クロックＩＣＬＫを選択
し、セレクト信号Ｓ３は“０”で逆相クロックバーＩＣ
ＬＫを選択しているとする。
【００１８】従って、Ａ／Ｄ変換器２２はＣＯＳ成分の
ＰＮ符号チップ波形ＳＩＧ１を正相クロックＣＬＫ１、
即ち、正相クロックＩＣＬＫでサンプリングしＡ／Ｄ変
換する。同様に、Ａ／Ｄ変換器２３はＣＯＳ成分のＰＮ
符号チップ波形ＳＩＧ２（この時点では、ＳＩＧ１＝Ｓ
ＩＧ２である）を逆相クロックＣＬＫ２、即ち、逆相ク
ロックバーＩＣＬＫでサンプリングしＡ／Ｄ変換する。
サンプリングは、例えば、正相クロックＩＣＬＫと逆相
クロックバーＩＣＬＫの立上りエッジが行われるとする
と、図３に示すようにいずれか一方の立上りエッジが安
定点Ｖ2をサンプリングしている場合、他方の立上りエ
ッジは０点Ｖ1をサンプリングすることになる。
ＰＮ符号チップ波形ＳＩＧ１を正相クロックＣＬＫ１、
即ち、正相クロックＩＣＬＫでサンプリングしＡ／Ｄ変
換する。同様に、Ａ／Ｄ変換器２３はＣＯＳ成分のＰＮ
符号チップ波形ＳＩＧ２（この時点では、ＳＩＧ１＝Ｓ
ＩＧ２である）を逆相クロックＣＬＫ２、即ち、逆相ク
ロックバーＩＣＬＫでサンプリングしＡ／Ｄ変換する。
サンプリングは、例えば、正相クロックＩＣＬＫと逆相
クロックバーＩＣＬＫの立上りエッジが行われるとする
と、図３に示すようにいずれか一方の立上りエッジが安
定点Ｖ2をサンプリングしている場合、他方の立上りエ
ッジは０点Ｖ1をサンプリングすることになる。
【００１９】Ａ／Ｄ変換器２２，２３の出力ＡＤＯＵＴ
１，ＡＤＯＵＴ２は、各々対応するディジタル相関器２
４，２５に入力され、予め夫々のディジタル相関器に設
定されたリファレンスデータとの相関値が求められる。
次に、ディジタル相関器２４，２５の相関出力Ｃ１，Ｃ
２は減算器２６に入力され、減算器２６によって Ｃ１ − Ｃ２ （２） の演算が行われ、その結果得られる減算器２８の出力Ｓ
ＵＢＯＵＴが絶対値化器２７に入力される。
１，ＡＤＯＵＴ２は、各々対応するディジタル相関器２
４，２５に入力され、予め夫々のディジタル相関器に設
定されたリファレンスデータとの相関値が求められる。
次に、ディジタル相関器２４，２５の相関出力Ｃ１，Ｃ
２は減算器２６に入力され、減算器２６によって Ｃ１ − Ｃ２ （２） の演算が行われ、その結果得られる減算器２８の出力Ｓ
ＵＢＯＵＴが絶対値化器２７に入力される。
【００２０】また、（２）式の結果が負になりボローが
生じるとボロー信号ＢＯＲＲＯＷが制御回路３０に入力
される。減算器２６の出力ＳＵＢＯＵＴは絶対値化器２
７によって絶対値出力ＡＢＳＯＵＴとなり、比較器２８
によってしきい値ＴＨと比較される。
生じるとボロー信号ＢＯＲＲＯＷが制御回路３０に入力
される。減算器２６の出力ＳＵＢＯＵＴは絶対値化器２
７によって絶対値出力ＡＢＳＯＵＴとなり、比較器２８
によってしきい値ＴＨと比較される。
【００２１】今、しきい値ＴＨは、図４（ａ）に示すよ
うに、ＰＮ符号チップ波形を正相クロックＩＣＬＫと逆
相クロックバーＩＣＬＫのサンプリング値の差とπ／４
シフト正相クロックＱＣＬＫとπ／４シフト逆相クロッ
クバーＱＣＬＫのサンプリング値の差が等しい時間的位
置関係にあるとき得られる、各々の正相クロックと逆相
クロックのサンプリング値の差Ｖに対応する相関値の差
に等しい値に設定されているとする。比較器２８は、
（２）式の結果がしきい値に達したとき、制御回路３０
にトリガ信号ＣＯＭＰＯＵＴを出力する。トリガ信号Ｃ
ＯＭＰＯＵＴによって、制御回路３０は、減算器２６か
らボロー信号ＢＯＲＲＯＷの入力がなければ、セレクト
信号Ｓ５の状態を変化させずに、セレクト信号Ｓ４を
“１”から“０”に状態を変化させＳＩＮ成分の符号チ
ップ波形を選択し、セレクト信号Ｓ３を“０”から
“１”に状態を変化させ正相クロックＩＣＬＫを選択す
るように設定する。この結果、図１１に示す構成と等価
になる。即ち、比較器２８からトリガ信号ＣＯＭＰＯＵ
Ｔが出力されたとき、ＰＮ符号チップ波形の安定点の近
傍が捕捉されたことになる。
うに、ＰＮ符号チップ波形を正相クロックＩＣＬＫと逆
相クロックバーＩＣＬＫのサンプリング値の差とπ／４
シフト正相クロックＱＣＬＫとπ／４シフト逆相クロッ
クバーＱＣＬＫのサンプリング値の差が等しい時間的位
置関係にあるとき得られる、各々の正相クロックと逆相
クロックのサンプリング値の差Ｖに対応する相関値の差
に等しい値に設定されているとする。比較器２８は、
（２）式の結果がしきい値に達したとき、制御回路３０
にトリガ信号ＣＯＭＰＯＵＴを出力する。トリガ信号Ｃ
ＯＭＰＯＵＴによって、制御回路３０は、減算器２６か
らボロー信号ＢＯＲＲＯＷの入力がなければ、セレクト
信号Ｓ５の状態を変化させずに、セレクト信号Ｓ４を
“１”から“０”に状態を変化させＳＩＮ成分の符号チ
ップ波形を選択し、セレクト信号Ｓ３を“０”から
“１”に状態を変化させ正相クロックＩＣＬＫを選択す
るように設定する。この結果、図１１に示す構成と等価
になる。即ち、比較器２８からトリガ信号ＣＯＭＰＯＵ
Ｔが出力されたとき、ＰＮ符号チップ波形の安定点の近
傍が捕捉されたことになる。
【００２２】逆に、比較器２８からトリガ信号ＣＯＭＰ
ＯＵＴが出力されないときは、制御回路ＣＯＮＴは、図
４（ｂ）に示すようπ／４シフト正相クロックＱＣＬＫ
とπ／４シフト逆相クロックバーＱＣＬＫの何れかがＰ
Ｎ符号チップ波形の安定点の近傍をサンプリングしてい
ると判定し、セレクト信号Ｓ５を“１”から“０”に状
態を変化させπ／４シフト正相クロックＱＣＬＫとπ／
４シフト逆相クロックバーＱＣＬＫを選択するように切
り換える。そして、上記に述べた正相クロックＩＣＬＫ
と逆相クロックバーＩＣＬＫを用いたときと同様の動作
を行う。図６（ａ）に上記動作のタイミングチャートを
示す。
ＯＵＴが出力されないときは、制御回路ＣＯＮＴは、図
４（ｂ）に示すようπ／４シフト正相クロックＱＣＬＫ
とπ／４シフト逆相クロックバーＱＣＬＫの何れかがＰ
Ｎ符号チップ波形の安定点の近傍をサンプリングしてい
ると判定し、セレクト信号Ｓ５を“１”から“０”に状
態を変化させπ／４シフト正相クロックＱＣＬＫとπ／
４シフト逆相クロックバーＱＣＬＫを選択するように切
り換える。そして、上記に述べた正相クロックＩＣＬＫ
と逆相クロックバーＩＣＬＫを用いたときと同様の動作
を行う。図６（ａ）に上記動作のタイミングチャートを
示す。
【００２３】また、ＩとＱのどちらのクロックを用いて
も比較器２８からトリガ信号ＣＯＭＰＯＵＴが出力され
ないときは、受信したＳＳ−ＢＰＳＫ信号の変調キャリ
ア位相と受信側のＳＳ−ＢＰＳＫ信号の変調キャリア周
波数と等しいＣＯＳωｔ及びＳＩＮωｔの位相がＳＩＮ
ωｔに関して一致している状態が継続している可能性が
あるので、図１２に示すＳＩＮ成分のＰＮ符号チップ波
形について上記の動作を行うため制御回路ＣＯＮはＳ
１，Ｓ４を“１”から“０”に状態を変化させＳＩＮ成
分のＰＮ符号チップ波形を選択するように設定する。図
７に上記動作のタイミングチャートを示す。
も比較器２８からトリガ信号ＣＯＭＰＯＵＴが出力され
ないときは、受信したＳＳ−ＢＰＳＫ信号の変調キャリ
ア位相と受信側のＳＳ−ＢＰＳＫ信号の変調キャリア周
波数と等しいＣＯＳωｔ及びＳＩＮωｔの位相がＳＩＮ
ωｔに関して一致している状態が継続している可能性が
あるので、図１２に示すＳＩＮ成分のＰＮ符号チップ波
形について上記の動作を行うため制御回路ＣＯＮはＳ
１，Ｓ４を“１”から“０”に状態を変化させＳＩＮ成
分のＰＮ符号チップ波形を選択するように設定する。図
７に上記動作のタイミングチャートを示す。
【００２４】なお、比較器２８からトリガ信号ＣＯＭＰ
ＯＵＴが出力されたとき減算器２６からボロー信号ＢＯ
ＲＲＯＷが入力されている場合、逆相クロックバーＩＣ
ＬＫあるいはバーＱＣＬＫによってＰＮ符号チップ波形
の安定点の近傍をサンプリングしていると判断できるの
で、制御回路３０はセレクト信号Ｓ２を“１”から
“０”に状態を変化させ逆相クロックバーＩＣＬＫある
いはバーＱＣＬＫを選択するように設定する。図８に上
記動作のタイミングチャートを示す。
ＯＵＴが出力されたとき減算器２６からボロー信号ＢＯ
ＲＲＯＷが入力されている場合、逆相クロックバーＩＣ
ＬＫあるいはバーＱＣＬＫによってＰＮ符号チップ波形
の安定点の近傍をサンプリングしていると判断できるの
で、制御回路３０はセレクト信号Ｓ２を“１”から
“０”に状態を変化させ逆相クロックバーＩＣＬＫある
いはバーＱＣＬＫを選択するように設定する。図８に上
記動作のタイミングチャートを示す。
【００２５】
【発明の効果】以上説明したように本発明によれば、Ｓ
Ｓ受信装置において、ディジタル相関器を用いてデータ
復調を行う場合、サンプリング周波数を高くし、ディジ
タル相関器のシフトレジスタ段数を増加させずに、ＰＮ
符号チップ波形のレベルが安定しているポイントの近傍
でＡ／Ｄ変換することが可能になる。
Ｓ受信装置において、ディジタル相関器を用いてデータ
復調を行う場合、サンプリング周波数を高くし、ディジ
タル相関器のシフトレジスタ段数を増加させずに、ＰＮ
符号チップ波形のレベルが安定しているポイントの近傍
でＡ／Ｄ変換することが可能になる。
【図１】本発明の一実施例を示すブロック図である。
【図２】上記実施例の動作説明用の波形図である。
【図３】上記実施例の動作説明用の波形図である。
【図４】上記実施例の動作説明用の波形図である。
【図５】ステアリングゲートの一構成例を示すブロック
図である。
図である。
【図６】前記実施例の動作説明用のタイミングチャート
である。
である。
【図７】前記実施例の動作説明用のタイミングチャート
である。
である。
【図８】前記実施例の動作説明用のタイミングチャート
である。
である。
【図９】従来のＳＳ通信システムを示すブロック図であ
る。
る。
【図１０】ディジタル相関器の一構成例を示すブロック
図である。
図である。
【図１１】ディジタル相関器を用いた従来のＳＳ受信装
置を示すブロック図である。
置を示すブロック図である。
【図１２】上記従来装置の動作説明用のベクトル図であ
る。
る。
【図１３】上記従来装置の動作説明用の波形図である。
１２，１３ 掛算器 １６〜２１ ステアリングゲート ２２，２３ Ａ／Ｄ変換器 ２４，２５ ディジタル相関器 ２６ 減算器 ２７ 絶対値化器 ２８ 比較器 ３０ 制御回路
Claims (1)
- 【請求項１】 受信信号を分岐し、夫々の分岐された信
号を、前記受信信号の変調周波数と等しい周波数のキャ
リア信号及び第１のキャリア信号に対してπ／２位相が
異なった第２のキャリア信号に基づいて変換し、ＣＯＳ
成分信号とＳＩＮ成分信号とを得る分岐変換手段と、 上記ＣＯＳ及びＳＩＮ成分信号より夫々ＣＯＳＰＮ符号
チップ信号、ＳＩＮＰＮ符号チップ信号を抽出する第１
及び第２のフィルタと、 上記ＣＯＳＰＮ符号チップ信号とＳＩＮＰＮ符号チップ
信号とが供給され第１の制御信号に応じてそれらチップ
信号を選択的に出力する第１及び第２のステアリングゲ
ートと、 ＰＮ符号チップ幅と等しい周期の正相の第１クロック
と、該第１クロックに対してπ／４位相がずれた第２の
クロックとが入力され第２の制御信号に応じてそれらを
選択的に出力する第３のステアリングゲートと、 上記第１のクロック及び第２のクロックに対して夫々逆
相の第３のクロックと第４のクロックとが入力され、第
２の制御信号に応じて、それらクロックを選択的に出力
する第４のステアリングゲートと、 上記第３及び第４のステアリングゲートの出力が供給さ
れ第３の制御信号に応じてそれら出力を選択的に出力す
る第５及び第６のステアリングゲートと、 上記第１のステアリングゲートの出力を、上記第５のス
テアリングゲート出力をサンプリングクロックとしてＡ
／Ｄ変換する第１のＡ／Ｄ変換手段と、 上記第２のステアリングゲートの出力を上記第６のステ
アリングゲートの出力をサンプリングクロックとしてＡ
／Ｄ変換する第２のＡ／Ｄ変換手段と、 上記第１のＡ／Ｄ変換手段の出力を第１のパターン信号
と相関を取る第１のディジタル相関器と、 上記第２のＡ／Ｄ変換手段の出力を第２のパターン信号
と相関を取る第２のディジタル相関器と、 上記第１のディジタル相関器の出力と、第２のディジタ
ル相関器の出力との減算を行い、その減算結果に相当す
る信号、及び該結果の極性を示すボロー信号を出力する
減算手段と、 上記減算結果が所定範囲内であるか否かを判定し判定信
号を出力する比較手段と、 上記比較手段の出力、ボロー出力の状態に基づいて、上
記制御信号を制御して上記ステアリングゲートを制御す
る制御手段と、 より成ることを特徴とするスペクトラム拡散受信装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355212A JPH05175938A (ja) | 1991-12-20 | 1991-12-20 | スペクトラム拡散受信装置 |
| DE4243084A DE4243084A1 (ja) | 1991-12-20 | 1992-12-18 | |
| US07/993,378 US5285471A (en) | 1991-12-20 | 1992-12-18 | Spread spectrum receiving device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355212A JPH05175938A (ja) | 1991-12-20 | 1991-12-20 | スペクトラム拡散受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175938A true JPH05175938A (ja) | 1993-07-13 |
Family
ID=18442606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355212A Pending JPH05175938A (ja) | 1991-12-20 | 1991-12-20 | スペクトラム拡散受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175938A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522103B1 (ko) * | 1997-01-21 | 2006-01-12 | 소니 가부시끼 가이샤 | 복조방법및장치,수신방법및장치,통신장치 |
| US7342953B2 (en) | 2002-02-08 | 2008-03-11 | Matsushita Electric Industrial Co., Ltd. | Synchronization detection circuit |
-
1991
- 1991-12-20 JP JP3355212A patent/JPH05175938A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522103B1 (ko) * | 1997-01-21 | 2006-01-12 | 소니 가부시끼 가이샤 | 복조방법및장치,수신방법및장치,통신장치 |
| US7342953B2 (en) | 2002-02-08 | 2008-03-11 | Matsushita Electric Industrial Co., Ltd. | Synchronization detection circuit |
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