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KR100289404B1 - 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치 및 방법 - Google Patents

국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치 및 방법 Download PDF

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KR100289404B1
KR100289404B1 KR1019980017530A KR19980017530A KR100289404B1 KR 100289404 B1 KR100289404 B1 KR 100289404B1 KR 1019980017530 A KR1019980017530 A KR 1019980017530A KR 19980017530 A KR19980017530 A KR 19980017530A KR 100289404 B1 KR100289404 B1 KR 100289404B1
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Abstract

본 발명은 패턴지터(pattern jitter)를 줄이는 것에 관한 것으로, 특히 국소대칭강제파형발생부를 이용하여 패턴지터를 줄이는 장치 및 방법에 관한 것이다. 본 발명은 심볼신호의 타이밍위상(timing phase)을 복구할 때 발생되는 패턴지터를 줄이는 새로운 장치 및 방법을 제공하기 위한 것으로서, 아날로그/디지털 변환기(A/D converter)로부터 출력되고 프리앰블신호(preamble signal)를 포함한 데이터신호(data signal)를 입력하는 디멀티플렉서(demultiplexer)와, 상기 디멀티플렉서에 따라서 상기 프리앰블신호만 입력하는 비선형연산부와, 상기 디멀티플렉서에 따라서 상기 프리앰블신호가 포함되지 않는 데이터신호만 입력하는 국소대칭파형발생부와, 상기 비선형연산부의 출력신호와 상기 국소대칭파형발생부의 출력신호를 입력하는 버퍼메모리와, 상기 아날로그/디지털 변환기로부터 출력되는 제어신호를 입력하여 상기 버퍼메모리와 상기 디멀티플렉서를 제어하는 입력제어신호를 출력하는 입력신호제어기로 구성되고, 따라서, 본 발명은 시스템을 간단하게 구성할 수 있을 뿐만 아니라 초대규모집적회로(VLSI)를 구현하는데 유리하다.

Description

국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치 및 방법
본 발명은, 심볼신호(symbol signal)의 타이밍위상(timing phase)을 복구할 때, 국소대칭강제파형발생부를 이용하여, 상기 심볼신호가 고유하게 갖고 있는 패턴지터(pattern jitter)를 줄이는 장치 및 방법에 관한 것이다.
일반적으로, 데이터통신에서 송신단과 수신단 사이에 신호가 송수신될 때, 송신단으로부터 송신된 신호를 수신단에서 수신하여 그 수신신호의 타이밍위상을 복구해야만 한다. 이때, 타이밍위상을 복구하는 것은 수신신호로부터 정확한 샘플링타이밍(sampling timing)을 알아내서 전송된 송신신호를 정확하게 다시 생성하는 것을 의미한다.
예를 들어, 아날로그 영역에서 널리 이용되는 비선형 스페트럼선 위상복구방식(Nonlinear Spectral Line Timing Recovery)은, 수신신호(아날로그신호 형태)에서 캐리어(carrier) 성분을 제거하고, 그 캐리어(carrier) 성분이 제거된 수신신호를 제곱하여 톤성분(tone)를 생성하고, 생성된 톤성분를 필터링하여 수신신호의 타이밍위상신호(timing phase signal)를 생성함으로써 그 송신신호를 재성성한다.
또한, 디지털 영역에서 이용되는 이산시간 비선형 톤 위상복구방식(Discrete-time Nonlinear Spectral Line Timing Recovery)은, 수신된 심볼신호를 오버샘플링(over sampling)하고, 그 오버샘플링신호를 필터링을 하거나 디지털퓨리에변환(DFT;digital fourier transform)해서 수신신호의 타이밍위상신호를 생성하여 전송된 송신신호를 다시 생성한다.
여기서, 상기 타이밍위상복구방식들에 의하여 수신신호의 타이밍위상을 복구할 때, 비록 채널잡음(channel noise)이 작다고 해도 수신신호의 샘플링타이밍을 정확하게 알아낼 수 없는 타이밍에러(timig error)가 발생한다. 왜냐하면, 송신단으로부터 송신된 송신신호가 ″ ...111... ″ 이나 ″ ...-1 -1 -1... ″과 같은 패턴을 갖게되면, 수신단에서 수신된 신호를 제곱하는 기능을 갖는 비선형연산부가 그 수신된 신호를 제곱하여 비선형신호를 생성할지라도, 상기 비선형신호의 톤성분이 작기 때문에 타이밍위상신호에 잡음이 삽입된다. 이때, 발생된 에러를 패턴지터(pattern jitter) 또는 자가잡음(self-noise)이라고 한다.
종래의 패턴지터(pattern jitter)를 줄이는 장치를 도면과 함께 설명하면 다음과 같다.
도 1은 종래의 패턴지터를 줄이는 장치를 개략적으로 도시한 것으로서, 심볼신호(DIN)를 입력받아 N개 심볼신호를 샘플링주파수(f)로 샘플링하고 상승여현파형(Raised Cosine wave)과 콘볼루션(convolution)된 수신신호(D1)를 출력하는 아날로그/디지털 변환기(A/D)(10)와, 상기 수신신호(D1)를 필터링하여 제 1필터링신호(D2)를 출력하는 프리필터(12)와, 상기 필터링신호(D2)를 제곱연산하여 비선형신호(D3)를 출력하는 비선형연산부(14)와, 상기 비선형신호(D3)를 대역통과필터링하여 제 2필터링신호(D4)를 출력하는 대역통과필터(16)와, 상기 제 2필터링신호(D4)의 위상을 검출하여 타이밍위상신호(DOUT)를 출력하는 위상검출기(18)로 구성된다.
종래의 패턴지터(pattern jitter)를 줄이는 장치에 의하여 패턴지터를 줄이는 방식을 도면과 함께 설명하면 다음과 같다.
도 2는 종래의 패턴지터를 줄이는 원리를 설명하기 위하여, 프리필터(prefilter)에 입력되는 상승여현파신호(raised cosine wave signal)와 그 프리필터로부터 출력되는 준국소대칭파형신호(QLS;quasi locally symmetric wave signal)를 나타낸 도로서, 상기 프리필터(12)에 상승여현파형신호(RC; raised cosine)가 입력되면, 그로부터 출력되는 신호는 상기 상승여현파형신호(RC)의 첨점(peak)이나 0교차점(zero-crossing)에 대하여 대칭을 이루어 톤성분이 많은 준국소대칭파형신호(QLS)가 된다.
좀더 상세하게, 도 3은 종래의 패턴지터를 줄이는 장치에 입출력되는 신호를 도시한 것으로서, 도 3(a)에 이진형태의 심볼신호(DIN)는, A/D변환기(10)에 의하여 그 심볼신호(symbol signal)의 속도(rate)보다 8배로 오버샘플링(oversampling)되고 상승여현파형신호(RC)와 콘벌루션(convolution)되면, 상기 A/D변환기(10)로부터 수신신호(D1)가 출력된다(도 3(b)). 이때, 상기 심볼신호 및 상기 수신신호(D1)는, 심볼시간 8 내지 32사이와 48 내지 80사이에 부호가 양이고 진폭이 1인 동일한 신호가 반복되기 때문에 패턴지터를 내재하고 있다. 따라서, 상기 수신신호(D1)를 입력하는 상기 프리필터(12)는, 앞서 언급한 프리필터가 갖는 기능에 의하여, 상기 심볼주기의 정수배인 점에서 좌우 대칭인 국소대칭(locally symmetric) 형태의 파형으로서, 대역제한의 특성을 갖는 준국소대칭파형신호(QLS)형태의 제 1필터링신호(D2)를 비선형연산부(14)에 출력한다(도 3(c)). 이때, 상기 제 1필터링신호(D2)는 심볼주기의 정수배(0은 배제)인 점에서 0의 값을 갖기 때문에 심볼신호 상호간의 간섭은 제거되지만, 그렇지 않은 점에서는 심볼신호 상호간의 간섭이 제거되지 않는다.
그러면, 상기 비선형연산부(14)는 상기 제 1필터링신호(D2)를 제곱연산하여 양(positive)의 값만 갖는 비선형신호(D3)를 출력하고, 중심주파수가 상기 심볼속도와 같은 주파수의 중심주파수를 갖는 대역통과필터(16)는 상기 비선형신호(D3)를 입력하여 정현파형태(sinusoidal wave)의 제 2필터링신호(D4)를 출력한다.
상기 제 2필터링신호(D4)를 입력하는 위상검출기(18)는 그 제 2필터링신호(D4)의 정점(peak)이나 0교차점(zero-crossing)에 해당하는 시간을 심볼신호의 최적의 샘플링타이밍이라고 간주될 수 있는 타이밍위상신호를 출력한다.
그러나, 종래의 타이밍 위상동기복구방식은 프리필터를 이용하여 심볼신호의 패턴(pattern)에 상관없이 샘플링타이밍 정보를 제공할 수 있는 준국소대칭파형신호(QLS)형태의 신호를 생성함으로써 패턴지터를 줄일 수 있었지만, 그를 위하여 이용되는 상기 프리필터는 많은 하드웨어를 필요로 하는 문제점이 있다. 즉, M개의 탭을 갖는 프리필터는 탭의 수(M) 만큼의 곱셈기, M-1개의 덧셈기와, M-1개의 메모리 소자를 필요하기 때문에 시스템을 크게 하고, 특히, 곱셈기는 초대규모집적회로(VLSI)를 구현할 때, 칩의 면적을 많이 차지할 뿐만 아니라 전력을 많이 소모시킨다. 또한, 종래의 타이밍 위상동기복구방식은 하나의 심볼신호를 연산하는 양도 상기 프리필터의 탭 수에 비례하여 증가시키는 문제점이 있다.
본 발명의 목적은 심볼신호의 타이밍위상을 복구할 때 심볼신호가 갖고 있는 패턴지터를 줄이는 새로운 장치 및 방법을 제공하는데 있다.
본 발명의 다른 목적은 하드웨어를 줄이고 전력소모를 줄인 패턴지터를 줄이는 새로운 장치를 제공하는데 있다.
이를 위하여, 본 발명은, 아날로그/디지털 변환기(A/D converter)로부터 출력되고 프리앰블신호(preamble signal)를 포함한 데이터신호를 입력하는 디멀티플렉서(demultiplexer)와, 상기 디멀티플렉서에 의하여 상기 프리앰블신호만 입력하는 비선형연산부와, 상기 디멀티플렉서에 의하여 상기 프리앰블신호가 포함되지 않는 데이터신호만 입력하는 국소대칭파형발생부와, 상기 비선형연산부의 출력신호와 상기 국소대칭파형발생부의 출력신호를 입력하는 버퍼메모리와, 상기 아날로그/디지털 변환기로부터 출력되는 제어신호를 입력하여 상기 버퍼메모리와 상기 디멀티플렉서를 제어하는 입력제어신호를 출력하는 입력신호제어기로 구성하여 패턴지터를 줄일 수 있었다.
도 1은 종래의 패턴지터(pattern jitter)를 줄이는 장치를 나타낸 개략도이다.
도 2는 종래의 패턴지터를 줄이는 원리를 설명하기 위하여, 프리필터(prefilter)에 입력되는 상승여현파신호(raised cosine wave signal)와 그 프리필터로부터 출력되는 준국소대칭파형신호(QLS;quasi locally symmetric wave signal)를 나타낸 도이다.
도 3은 종래의 패턴지터를 줄이는 장치에 입출력되는 신호를 도시한 것으로서, 도 3(a)은 심볼신호, 도 3(b)은 국소대칭파형신호(LS) 및 도 3(c)은 준국소대칭파형신호(QLS)를 나타낸다.
도 4는 본 발명에 의하여 구성된 패턴지터를 줄이는 장치를 나타낸 개략도이다.
도 5는 본 발명에 의하여 구성된 패턴지터를 줄이는 장치에 입출력되는 신호를 도시한 것으로서, 도 5(a)는 프리앰블신호를 포함한 수신신호, 도 5(b)는 비선형연산부로부터 출력되는 비선형출력신호, 도 5(c)는 국소대칭강제파형발생부로부터 출력되는 국소대칭파형신호, 도 5(d)는 버퍼메모리로부터 출력되는 국소대칭강제파형신호를 나타낸 도이다.
도 6은 본 발명에 의하여 심볼신호의 패턴지터를 줄이는 방법을 나타낸 흐름도이다.
*** 도면의 주요 부분에 대한 부호 설명 ***
10, 20: 아날로그/디지털 변환기(A/D converter)
12: 프리필터(prefilter)
14, 24: 비선형연산부(nonlinear operation unit)
16, 34: 대역통과필터(bandpass filter)
18, 36: 위상검출기(phase detector)
26: 국소대칭파형발생기(locally symmetric wave generator)
28: 버퍼메모리(buffer memory)
32: 지연부(delay)
30: 입력신호제어기(input signal controller)
100: 국소대칭강제파형발생부(locally symmetric forcing wave generating unit)
도면을 참조하여 본 발명의 구성을 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의하여 구성된 패턴지터를 줄이는 장치를 나타낸 개략도로서, 심볼신호(DIN)를 입력하여 샘플링주파수(f)로 오버샘플링된 수신신호(D1)와 제어신호(D2)를 출력하는 아날로그/디지털(A/D)변환기(20)와, 상기 수신신호(D2), 상기 제어신호(D1) 및 이전 타이밍위상신호(DOUT)를 입력하여 국소대칭강제파형신호(D7)를 출력하는 국소대칭강제파형발생부(100)와, 상기 국소대칭강제파형신호(D7)를 입력하여 필터링신호(D8)를 출력하는 대역통과필터(34)와, 상기 필터링신호(D8)를 입력하여 타이밍위상동기신호(DOUT)를 출력하는 위상검출기(36)로 구성된다.
여기서, 상기 국소대칭강제파형발생부(100)는, 상기 A/D변환기(20)로부터 출력되고, . . 1, -1, 1, -1, . , ,과 같은 형태의 프리앰블신호(preamble signal)가 포함된 수신신호(D1)를 입력하는 디멀티플렉서(demultiplexer)와, 상기 프리앰블신호만을 입력하여 비선형연산한 후 비선형신호(D5)를 출력하는 비선형연산부(24)와, 상기 이전 타이밍위상신호(DOUT)를 입력하고 상기 프리앰블신호 부분이 제외된 수신신호(D1)를 입력하여 국소대칭파형신호(D6)를 출력하는 국소대칭파형발생부(26)와, 상기 비선형신호(D5)와 상기 국소대칭파형신호(D6)를 입력하여 국소대칭강제파형신호(D7)를 출력하는 버퍼메모리(28)와, 상기 A/D변환기(20)로부터 출력되는 제어신호(D2)를 입력하여 상기 디멀티플렉서(22)와 상기 버퍼메모리(28)를 제어하는 입력제어신호(CS)를 출력하는 입력신호제어기(30)로 구성된다.
본 발명에 의하여 패턴지터를 줄이는 동작을 도면과 함께 설명하면 다음과 같다.
도 5는 본 발명에 의하여 구성된 패턴지터를 줄이는 장치에 입출력되는 신호를 도시한 것이다. 도 5(a)는 프리앰블신호를 포함한 수신신호를 나타낸 것으로, 심볼신호(DIN)를 입력하는 A/D변환기(20)에 의하여 그 심볼신호(DIN)의 8배의 속도로 오버샘플링되고 상승여현파형신호(RC)와 콘볼루션(convolution)되어 생성된다. 이때, 상기 수신신호(D1)에서 심볼시간 0과 40사이는 프리앰블신호(D3)를 나타내고, 심볼시간 40 이 후는 데이터신호(D5)를 나타낸다.
여기서, 상기 데이터신호 부분 중에서, 심볼시간 40에서 63사이와 80에서 88사이는 진폭이 -1로서 동일한 값을 갖고, 심볼시간 96과 112사이는 진폭이 1로서 동일한 값을 갖는다. 따라서, 상기 프리앰블신호(D3)와 상기 데이터신호(D4) 포함하는 수신신호(D1)는 패턴지터를 내재하는 것이다.
따라서, 본 발명은 상기 패턴지터를 포함하는 수신신호에서, 프리앰블신호(D3)를 이용하여 패턴지터를 줄이는 장치의 타이밍위상신호를 초기화하고, 데이터신호(D4)를 국소대칭파형발생기(26)에 의하여 처리하게 함으로써 패턴지터를 줄일 수 있다. 좀 더 상세하게 설명하면 다음과 같다.
상기 프리앰블신호(0에서 40) 부분만 상기 비선형연산부(24)에 입력되도록 상기 디멀티플렉서(22)를 제어하는 상기 입력신호제어기(30)에 의하여, 제곱기능을 갖는 상기 비선형연산부(24)는, 도 5(b)에 도시된 바와 같이, 상기 프리앰블신호가 제곱되어 형성된 비선형신호(D5)를 버퍼메모리(28)에 출력한다. 그러면 상기 버퍼메모리(28)로부터 출력된 국소대칭강제파형신호(D7)를 입력하는 대역통과필터(34)는 필터링신호(D8)를 위상검출기(36)에 출력하고, 그 위상검출기는 타이밍위상신호(DOUT)를 출력한다. 따라서, 프림앰블신호가 입력되는 동안에, 패턴지터를 줄이는 장치는 타이밍위상신호를 초기화할 수 있게 된다.
상기 패턴지터를 줄이는 장치의 타이밍위상신호가 초기화된 상태에서, 상기 타이밍위상신호(DOUT)를 입력하는 지연부(32)는 지연된 타이밍위상신호(D9)를 국소대칭파형발생기(26)에 출력하고, 상기 지연된(이전) 타이밍위상신호(D9)를 입력하는 상기 국소대칭파형발생기(26)는, 동시에 상기 데이터신호(D4)도 입력하여, 상기 이전 타이밍위상신호(D9)와 그 데이터신호(D4)의 진폭값을 비교하여 이전 값과 현재의 값이 같으면 그 사이에 '0'을 삽입함으로써, 톤성분이 많은 국소대칭파형신호(D6)를 출력하게 된다. 곧, 상기 국소대칭파형발생기(26)는 상기 데이터신호(D4)를 입력하여(40, 48,. . .) 그 데이터신호를 제곱한 값과 상기 지연부로부터 출력되는 이전 타이밍신호의 값을 비교했을 때, 동일한 1의 값을 갖으면 이전의 값과 현재의 값사이에 '0'을 삽입하여(심볼시간 40과 63 사이, 80과 88사이, 96과 112사이), 각각의 이전 값과 현재의 값인 1과 0의 값을 직선연결하고, 그렇지 않으면 현재 값을 출력하여, 도 5(c)에 도시된 바와 같이, 국소대칭파형신호(D6)를 형성한다.
이때, 상기 도 5(d)와 같은 파형이 상기 버퍼메모리(28)로부터 출력될 수 있는 것은, 입력신호제어기(30)의 입력제어신호(CS)에 의하여, 상기 프리앰블신호(D3)를 입력하는 비선형연산부의 비선형신호(D5)와 상기 데이터신호(D4)를 입력하는 국소대칭파형발생기(26)의 국소대칭파형신호(D6)를 입력하는 상기 버퍼메로리(28)로부터 상기 각각의 신호를 선택하기 때문이다.
따라서, 본 발명의 패턴지터를 줄이는 장치에 의하여 생성된 상기 국소대칭강제파형신호(D7)는, 샘플링타이밍 정보를 갖고 있지 않은 심볼신호를 입력하여 많은 톤성분을 발생시켜 패턴지터를 줄였고, 상기 국소대칭강제파형신호를 입력하는 중심주파수가 심볼신호의 샘플링주파수와 같은 주파수를 갖는 대역통과필터(34)와 위상검출기(36)에 의하여 심볼신호의 샘플링타이밍을 나타내는 타이밍위상신호(DOUT)가 생성된다.
본 발명에 의하여 패턴지터를 줄이는 방법을 도 6에 도시된 흐름도와 함께 설명하면 다음과 같다.
본 발명의 패턴지터를 줄이는 장치는, ″. . ., 1, -1, 1, -1, . . .″ 형태의 프리앰블신호(preamble signal)와 데이터신호를 포함하는 수신신호(D1)를 입력하여, 상기 프리앰블신호에 의하여 심볼신호의 샘플링 타이밍위상신호의 초기화가 이루어지는 단계(ST 1)를 포함하고, 상기 수신신호에서 프리앰블신호와 데이터신호를 판별하는 제 1판별단계(ST 2)를 포함하고, 상기 수신신호가 프리앰블신호이면 그 프리앰블신호를 제곱하는 비선형연산 단계(ST 3)를 포함하고, 그렇지 않고 상기 수신신호가 데이터신호면, 상기 샘플링데이터신호(예를 들어, N)를 입력하는 단계(ST 4)를 포함하고, 상기 샘플링데이터신호와 이전 타이밍위상신호(D9)를 입력하여 상기 샘플링데이터신호의 부호와 상기 이전 타이밍위상신호의 부호를 비교하는 단계(ST 5)를 포함하고, 상기 샘플링데이터신호의 부호와 상기 이전타이미위상신호의 부호가 같으면, 상기 샘플링데이터신호와 이전 샘플링데이터신호 사이에 '0'을 삽입하는 단계(ST 6)와, 상기 샘플링데이터신호의 부호와 상기 이전타이밍위상신호의 부호가 같지 않으면, 상기 샘플링데이터신호를 비선형연산하는 단계(ST 7)를 포함한다. 이때 상기 단계 7(ST 7)에 의하여 형성된 신호는 국소대칭파형신호가 된다. 또한 상기 단계 3(ST 3)과 상기 단계 7(ST 7)에 의하여 형성된 신호는 상기 버퍼메모리(28)에 입력된 후 국소대칭강제파형신호(D7)가 출력되면, 상기 국소대칭강제파형신호(ST 8)를 필터링하는 단계(ST 8)를 포함하고, 그 필터링된 신호로부터 심볼신호의 샘플링 타이밍위상신호를 형성하는 단계(ST 9)를 포함하고, 상기 타이밍위상신호를 지연시켜 이전타이밍위상신호를 형성하는 단계(ST 10)를 포함하고, 상기 단계 5에서 비교되는 샘플링데이터신호의 윈도(Window)구간(K)과 이미 설정된 샘플링데이터신호의 최대윈도구간( MAX)을 비교하는 단계(ST 11)를 포함하고, 상기 샘플링데이터신호의 윈도구간(K)이 이미 설정된 샘플링데이터신호의 최대윈도구간(MAX)보다 작으면, 그 다음 윈도구간(K+1)의 샘플링데이터신호를 비교하기 위하여 샘플링데이터신호의 윈도구간을 증가하는 단계(ST 12)를 포함한다.
따라서, 상기 단계들을 수행함으로써 심볼신호에 포함된 패턴지터를 줄일 수 있다.
본 발명에 의하여 구성된 패턴지터를 줄이는 장치는 국소대칭강제파형부를 이용함으로써 효율적으로 패턴지터를 줄일 수 있을 뿐만 아니라, 하드웨어의 크기를 줄일 수 있었다. 곧, 본 발명에 있는 국소대칭강제파형부를 구성하는 곱셈기는 오버샘플링데이터 수(N)보다 1개가 많은 N+1 개의 메모리소자를 필요로 하고, 가산기는 이용되지 않았다. 따라서, 전력소모를 줄일 수 있다. 또한, 본 발명에 의하여 구성된 패턴지터를 줄인 장치는, 심볼신호를 처리하는 연산량의 수를 줄일 수 있었다. 곧, 하나의 심볼신호를 처리하는데 곱셈은 2N 번하고 덧셈은 하지 않았다.

Claims (8)

  1. 심볼신호를 입력하는 아날로그/디지털(A/D)변환기에 의하여 샘플링되고 상승여현파형과 콘볼루션된 수신신호에서 그 수신신호가 갖고 있는 패턴지터를 줄이는 장치에 있어서,
    상기 수신신호, 제어신호와 이전 타이밍위상신호를 입력하여 상기 수신신호보다 톤성분(tone)을 많이 갖고 있는 국소대칭강제파형신호를 출력하는 국소대칭강제파형발생부와,
    상기 국소대칭강제파형신호를 필터링하여 필터링신호를 출력하는 대역통과필터와,
    상기 필터링신호로부터 위상을 검출하여 타이밍위상신호를 출력하는 위상검출기로 구성되는 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치.
  2. 제 1항에 있어서,
    상기 수신신호는 . . . 1, -1, 1, -1, . . .과 같은 형태의 프리앰블신호를 포함하고 정보를 갖고 있는 데이터신호고,
    상기 제어신호는 상기 프리앰블신호와 상기 데이터신호를 판별하여 상기 국소대칭강제파형발생부를 제어하는 신호고,
    상기 이전 타이밍위상신호는 상기 프리앰블신호에 의하여 상기 국소대칭강제파형발생부가 초기화되었을 때 상기 위상검출기로부터 출력되는 신호인 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치.
  3. 제 1항에 있어서,
    상기 국소대칭강제파형발생부는,
    상기 제어신호를 입력하여 입력제어신호를 출력하는 버퍼제어기와,
    상기 수신신호를 입력하여 상기 입력제어신호에 따라서 상기 프리앰블신호와 상기 데이터신호를 구분하여 출력하는 디멀티플렉서와,
    상기 프리앰블신호를 비선형연산하여 비선형신호를 출력하는 비선형연산부와,
    상기 심볼신호의 샘플링주파수에서, 상기 이전 타이밍위상신호와 현재의 데이터신호를 입력하고 비교했을 때, 상기 두 신호가 동일한 부호이면 현재의 데이터신호와 이전의 데이터신호 사이에 0을 삽입하고 0과 상기 이전 및 현재의 데이터신호의 값을 연결하여 형성된 국소대칭파형신호를 출력하는 국소대칭파형발생기와,
    상기 비선형신호와 상기 국소대칭파형신호를 입력하여 상기 입력제어신호에 따라서 국소대칭강제파형신호를 출력하는 버퍼메모리로 구성되는 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치.
  4. 제 3항에 있어서,
    상기 입력제어신호는,
    상기 프리앰블신호가 입력될 때는 상기 디멀티플렉서로부터 그 프리앰블신호가 비선형연산부에 출력되도록 그 디멀티플렉서를 선택하고 또한 상기 비선형연산부로부터 출력되는 비선형신호를 입력한 상기 버퍼메모리로부터 그 비선형연산신호를 출력하도록 상기 버퍼메모릴를 선택하며,
    상기 데이터신호가 입력될 때는 상기 디멀티플렉서로부터 그 데이터신호가 상기 국소대칭파형발생기에 출력되도록 그 디멀티플렉서를 선택하고 또한 상기 국소대칭파형발생기로부터 출력되는 국소대칭파형신호를 입력한 상기 버퍼메모리로부터 그 국소대칭파형신호를 출력하도록 상기 버퍼메모리를 선택하는 신호인 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치.
  5. 제 3항에 있어서,
    상기 국소대칭강제파형신호는,
    상기 수신신호의 패턴지터가 제거되어 많은 톤성분을 갖고 있는 신호인 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치.
  6. 제 1항에 있어서,
    상기 대역통과필터는 중심주파수가 샘플링 주파수와 동일한 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치.
  7. 제 1항에 있어서,
    상기 타이밍위상신호는,
    상기 심볼신호의 정확한 샘플링타이밍을 알아내는데 이용되는 신호인 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 장치.
  8. 심볼신호를 입력하는 아날로그/디지털(A/D)변환기에 의하여 샘플링되고 상승여현파형과 콘볼루션된 수신신호에서 그 수신신호가 갖고 있는 패턴지터를 줄이는 방법에 있어서,
    상기 수신신호에 포함된 프리앰블신호(preamble signal)에 의하여 타이밍위상신호를 초기화하는 제 1단계와,
    상기 A/D변환기로부터 출력되는 제어신호에 의하여 상기 수신신호를 이루고 있는 프리앰블신호와 데이터신호를 판별하는 제 2단계와,
    상기 제 1판별단계에 의하여 입력신호가 상기 프리앰블신호라고 판별되면 그 프리앰블신호를 비선형연산하는 제 3단계와,
    상기 제 1판별단계에 의하여 입력신호가 데이터신호라고 판별되면 그 데이터신호를 입력하는 제 4단계와,
    상기 데이터신호의 부호와 상기 이전타이밍신호의 부호를 비교하는 제 5단계와,
    상기 데이터신호의 부호와 상기 이전타이밍신호의 부호가 같으면 상기 데이터신호화 이전데이터신호 사이에 0을 삽입하는 제 6단계와,
    상기 데이터신호의 부호와 상기 이전타이밍신호의 부호가 같지 않으면 상기 데이터신호를 비선형연사하는 제 7단계와,
    상기 제 3단계와 상기 제 7단계에 의하여 형성된 비선형연산신호를 대역통과필터링하는 제 8단계와,
    상기 제 8단계에 의하여 형성된 필터링신호의 위상을 검출하여 심볼신호의 샘플링 타이밍위상신호를 출력하는 제 9단계와,
    상기 타이밍위상신호를 지연시켜 상기 제 5단계에 귀환(feedback) 입력하는 제 10단계와,
    상기 제 5단계에서 비교되는 데이터신호의 윈도(Window)구간과 이미 설정된 데이터신호의 최대윈도구간을 비교하는 제 11단계와,
    상기 데이터신호의 윈도구간이 이미 설정된 데이터신호의 최대윈도구간보다 작으면 그 다음 윈도구간의 데이터신호를 비교하기 위하여 데이터신호의 윈도구간을 증가하는 제 12단계로 구성되는 것을 특징으로 하는 국소대칭강제파형부를 이용한 패턴지터를 줄이는 방법.
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