JPH1032266A

JPH1032266A - 半導体装置の製造方法

Info

Publication number: JPH1032266A
Application number: JP8187602A
Authority: JP
Inventors: Ikuo Yoshihara; 郁夫吉原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-07-17
Filing date: 1996-07-17
Publication date: 1998-02-03

Abstract

(57)【要約】【課題】高抵抗負荷素子の下層に形成する窒化シリコ
ン膜の形成温度を最適化することにより下層酸化シリコ
ン膜の緻密化のための熱処理工程を削減することがで
き、しかもコンタクトホールにおいて接続すべきでない
下層のゲート電極に対して十分な耐圧を有する半導体装
置の製造方法を提供すること。【解決手段】半導体基板１０の上に形成されたトラン
ジスタのゲート電極１６の上に、酸化シリコン膜２２を
形成する工程と、酸化シリコン膜２２上に窒化シリコン
膜２４を形成することにより、酸化シリコン膜２２を致
密化する工程と、窒化シリコン膜２４および酸化シリコ
ン膜２２に、半導体基板１０の表面に臨むコンタクトホ
ール２６を形成する工程と、コンタクトホール２６の底
部に露出する半導体基板の表面に形成された酸化シリコ
ン薄膜を除去するために、ライトエッチングを行う工程
と、コンタクトホール２６内に入り込むように、窒化シ
リコン膜２６の上に、抵抗負荷素子層となる半導体層２
８を形成する工程とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば高抵抗負
荷型ＳＲＡＭなどのように、ＭＩＳトランジスタ（ＭＯ
Ｓトランジスタ含む）と抵抗負荷素子とを有する半導体
装置を製造するための方法に係り、さらに詳しくは、高
抵抗負荷素子の下層に形成する窒化シリコン膜の形成温
度を最適化することにより、下層の酸化シリコン膜の緻
密化のための熱処理工程を削減することができる半導体
装置の製造方法に関する。

【０００２】

【従来の技術】０．３５μｍＳＲＡＭの商品需要として
は、低消費電力タイプよりも高速動作タイプが圧倒的に
多くなっている。従って、負荷素子としてはＴＦＴを用
いる必要は無く、抵抗素子としての機能で充分であり、
コスト削減を行うため従来の高抵抗負荷が再度脚光を浴
びつつある。

【０００３】このような高速動作に適したＭＯＳトラン
ジスタの開発と工程削減によるコスト低減の両立は、高
抵抗負荷型ＳＲＡＭに商品競争力をつけるためには、非
常に重要である。高速ＳＲＡＭは、高速化のために、電
流駆動能力の高いＭＯＳトランジスタを使用する。した
がって、ゲート長の縮小化や低しきい値電圧化が積極的
に進められた結果、ショートチャネル効果が顕著になっ
ている。ショートチャネル効果を抑制するには、図１３
に示すように、ＭＯＳトランジスタにかかる合計熱量を
削減することが非常に有効である。

【０００４】なお、図１３において、横軸がＭＯＳトラ
ンジスタのゲート長であり、縦軸がＭＯＳトランジスタ
のしきい値電圧Ｖthであり、製造過程での合計熱処理が
少ない程、ＭＯＳトランジスタの実効的なゲート長が長
くなり、短チャネル効果に対して強くなる。

【０００５】高抵抗負荷型ＳＲＡＭは、一般的にメモリ
・セルを構成する駆動トランジスタ、選択トランジス
タ、周辺回路のＭＯＳトランジスタ等のように、シリコ
ン基板上にソース／ドレイン領域を有するＭＯＳトラン
ジスタが形成され、その上に高抵抗負荷素子となる半導
体層が形成されている。

【０００６】この半導体層は、半導体基板に直接接続す
るコンタクト領域を覆って、ＣＶＤにより形成するポリ
シリコンで構成されるため、ＣＶＤ前の前処理として、
半導体基板上に形成された自然酸化膜を除去するための
ライト・エッチングが必要になる。

【０００７】

【発明が解決しようとする課題】しかし、ライト・エッ
チングにより層間絶縁膜のエッチングを抑制するには、
図１４（Ａ）に示すように、ゲート電極と成るポリシリ
コン層４の上に層間絶縁膜５を形成した後に、層間絶縁
膜５を緻密化するためのアニールとして８５０°Ｃ前後
の熱処理が必要であることが知られている。

【０００８】もしアニールをしないでライト・エッチン
グを行うと、図１４（Ｂ）に示すように、コンタクトホ
ール領域２の層間絶縁膜５ａがエッチングされ、下地の
ポリシリコン層４との耐圧不良が発生するおそれがあ
る。なお、図１４（Ａ）は、層間絶縁膜５を緻密化した
後に、コンタクトホール領域２を形成した場合であり、
下層のポリシリコン層４との耐圧が十分である。

【０００９】高抵抗負荷型のＳＲＡＭとしては、抵抗値
の変動を抑えるために、従来技術である特開昭６３−１
２８７３３公報に示すように、スクライブ上のチップ端
部にＡｌ配線を残す技術が必要になる。特に、高抵抗負
荷素子の上にも窒化シリコン膜を形成して高抵抗負荷素
子への水素、水分、可動イオンの侵入を抑制して抵抗値
の変動を抑えている。

【００１０】なお、高抵抗負荷素子の下層にも窒化シリ
コン膜を形成することは、高抵抗素子の抵抗値の変動抑
制に非常に有効である。本発明は、このような実状に鑑
みてなされ、高抵抗負荷素子の下層に形成する窒化シリ
コン膜の形成温度を最適化することにより下層酸化シリ
コン膜の緻密化のための熱処理工程を削減することがで
き、しかもコンタクトホールにおいて接続すべきでない
下層のゲート電極に対して十分な耐圧を有する半導体装
置の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置の製造方法は、半導体基板
の上に形成されたトランジスタのゲート電極の上に、酸
化シリコン膜を形成する工程と、前記酸化シリコン膜上
に窒化シリコン膜を形成することにより、酸化シリコン
膜を緻密化する工程と、前記窒化シリコン膜および酸化
シリコン膜に、半導体基板の表面に臨むコンタクトホー
ルを形成する工程と前記コンタクトホール内に入り込む
ように、前記窒化シリコン膜の上に、抵抗負荷素子層と
なる半導体層を形成する工程とを具備する。

【００１２】前記窒化シリコン膜の形成温度が７００°
Ｃ以上、好ましくは７３０〜８００°Ｃであることが好
ましい。この温度が７００°Ｃよりも小さい場合には、
下層の酸化シリコン膜の膜質の緻密化が十分でなくなる
傾向にあり、一方、８００℃より高い温度で熱処理する
ことは、窒化膜のＣＶＤ膜厚の制御が困難であることか
ら実用的ではない。

【００１３】前記コンタクトホールの底部に露出する半
導体基板の表面に形成された酸化シリコン薄膜を除去す
るために、ライトエッチングを行うことが好ましい。前
記ライトエッチングは、たとえばフッ酸を含む溶液を用
いて行われる。前記コンタクトホールの形成に際して、
シェアード・コンタクトを得るために、前記ゲート電極
の一部も露出するようにコンタクトホールが形成されて
も良い。

【００１４】また、ゲート電極を構成する配線層にもコ
ンタクトホールを開口し、ゲート電極と抵抗素子とを直
接接続するベリッドコンタクトと呼ばれる手法を用いて
もよい。前記半導体基板の上に形成されるトランジスタ
は、たとえばＳＲＡＭの駆動トランジスタと選択トラン
ジスタとであり、前記抵抗負荷素子層と成る半導体層
が、ＳＲＡＭの負荷抵抗である。

【００１５】本発明に係る半導体装置の製造方法では、
酸化シリコン膜の上に窒化シリコン膜を形成し、その際
に、窒化シリコン膜の形成温度を最適化することによ
り、下層酸化シリコン膜の緻密化のための熱処理を兼ね
させることが可能になる。したがって、別途、酸化シリ
コン膜の緻密化のための熱処理工程を行うことが不要に
なる。その結果、製造工程の削減に寄与すると同時に、
製造時の合計熱処理量が小さくなり、ＭＯＳトランジス
タの実効的なゲート長が長くなり、短チャネル効果に対
して強くなる。

【００１６】なお、本発明では、酸化シリコン膜が緻密
化されるので、コンタクトホールにおいて接続すべきで
ない下層のゲート電極に対して十分な耐圧を有する。ま
た、本発明では、窒化シリコン膜を高抵抗負荷素子の下
層に形成することで、高抵抗負荷素子の抵抗値の変動抑
制に非常に有効である。

【００１７】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法を、図面に示す実施形態に基づき、詳細に説明
する。まず、高抵抗負荷型ＳＲＡＭのメモリセルの等価
回路図を図１０に示す。

【００１８】図１０に示すように、ＳＲＡＭのメモリセ
ルは、一対の駆動トランジスタＴ₃，Ｔ₄で構成される
フリップフロップ回路と、各駆動トランジスタＴ₃，Ｔ
₄の記憶ノード部Ｎ₁，Ｎ₂にそれぞれ電気的に接続さ
れる一対の負荷抵抗素子Ｒ₁，Ｒ₂とを有する。記憶ノ
ード部Ｎ₁，Ｎ₂は、選択トランジスタＴ₁，Ｔ₂を介
して、それぞれビット線ｂおよび反転ビット線ｂ’に接
続してある。

【００１９】選択トランジスタＴ₁，Ｔ₂のゲート電極
は、ワード線Ｗを兼ねている。このようなＳＲＡＭのメ
モリセルでは、記憶ノード部Ｎ₁，Ｎ₂において、高抵
抗負荷素子Ｒ₁，Ｒ₂と、トランジスタＴ₁〜Ｔ₄のソ
ース・ドレイン領域と、トランジスタＴ₁，Ｔ₂のゲー
ト電極とを接続する必要があることから、半導体装置の
製造過程において、後述するようなシェアード・コンタ
クトが採用されている。

【００２０】次に、本発明の一実施形態に係る半導体装
置としてのＳＲＡＭの製造方法について説明する。以下
の説明では、ＳＲＡＭのメモリセルのうちの主要部（シ
ェアード・コンタクト周辺部分）のみを図示し、その製
造過程を説明する。

【００２１】図１に示すように、まず、半導体基板１０
上に、たとえば３５０ｎｍの膜厚の素子分離領域１２
を、窒化シリコン膜によるＬＯＣＯＳ法を用いて形成す
る。半導体基板１０としては、たとえばシリコン単結晶
ウェーハが用いられる。次に、図２に示すように、Ｐ型
不純物領域であるＰウェル領域１３を、ボロンのイオン
注入により形成する。その後、素子分離領域１２の間に
位置する半導体基板１０の表面に、ゲート絶縁膜１４を
形成する。ゲート絶縁膜１４は、たとえば酸化シリコン
膜で構成され、熱酸化法などで成膜される。ゲート絶縁
膜１４の膜厚は、特に限定されないが、たとえば８ｎｍ
程度である。

【００２２】次に、ゲート絶縁膜１４の上に、ＭＯＳト
ランジスタのゲート電極１６となるポリシリコン層を形
成する。本実施形態では、ゲート電極１６は、ポリサイ
ド層（ポリシリコン層とシリサイド層との積層構造）で
あり、ポリシリコン層１２０ｎｍと、タングステン・シ
リサイド層１２０ｎｍを順次積層させて形成する。

【００２３】本実施形態では、ＳＲＡＭの例について説
明するので、図１０に示すＳＲＡＭメモリ・セルの駆動
トランジスタＴ₃，Ｔ₄および選択トランジスタＴ₁，
Ｔ₂と、図示しない周辺回路のＭＯＳトランジスタのゲ
ート電極を、上記のポリサイド層で形成する。次に、こ
のゲート電極１６を所定パターンにエッチング後、ソー
ス・ドレイン領域と成る部分に、ひ素などのＮ型不純物
をイオン注入してＬＤＤ領域（低濃度拡散層）１８を形
成する。

【００２４】次に、図３に示すように、酸化シリコン膜
からなる層間絶縁膜をたとえば３００ｎｍの厚さ形成
し、ＲＩＥなどの異方性エッチングにより、ゲート電極
１６の側部にサイドウォール１９を形成する。その後、
ひ素などのＮ型不純物をイオン注入してソース／ドレイ
ン領域２０（高濃度拡散層）を形成する。このイオン注
入時の条件は特に限定されないが、たとえば注入エネル
ギーは、２０ｋｅＶ程度であり、ドーズ量は、２×１０
¹⁵／ｃｍ²である。

【００２５】次に、図４に示すように、酸化シリコン膜
２２を約１００ｎｍの厚さで形成する。なお、ここで、
従来では、酸化シリコン膜２２を緻密化するために、約
８５０℃、１５分のアニールが必要であった。しかし、
本実施形態では、このアニール工程を削減して、酸化シ
リコン膜２２の上に、窒化シリコン（Ｓｉ₃Ｎ₄）膜２
４を減圧ＣＶＤにより形成する。Ｓｉ₃Ｎ₄膜２４は、
水分、水素、可動イオンのストッパーとして効果があ
り、さらに下地の酸化シリコン膜の層間耐圧を保証する
上でも重要である。

【００２６】本実施形態では、窒化シリコン膜２４は、
低圧（ＬＰ）- ＣＶＤにより、２〜５時間わたって７０
０℃以上の熱を加えて、約５〜３０ｎｍの厚さで形成さ
れる。このような熱を加えて窒化シリコン膜２４を成膜
することで、下層の酸化シリコン膜２２の緻密化が達成
される。

【００２７】次に、図５に示すように、図１０に示す記
憶ノードＮ₁，Ｎ₂となるソース・ドレイン領域２０に
向けて、窒化シリコン膜２２および酸化シリコン膜２２
を所定パターンでエッチングし、コンタクトホール２６
を形成する。本実施形態では、このコンタクトホール２
６は、図１０に示す記憶ノードＮ₁，Ｎ₂の部分に形成
されるコンタクトホールであり、選択トランジスタ
Ｔ₃，Ｔ₄のゲート電極に対して接続されなければなら
ないことから、シェアード・コンタクトである。なお、
ソース・ドレイン２０に対するコンタクトホールとワ−
ド線に対するコンタクトホールを同時に形成し、これら
を接続するようにしてもよい。

【００２８】次に、コンタクトホール２６の内部、特
に、半導体基板１０上の自然酸化膜を除去するためにラ
イト・エッチングを行う。このライト・エッチング時
に、下地の酸化シリコン膜２２の緻密化熱処理が充分で
ないと、図１２に示すように、窒化シリコン膜２４の下
の酸化シリコン膜がサイド・エッチングされ、ゲート電
極１６ａに対して層間耐圧不良を起こす危険性がある。
たとえば図１１に示すように、酸化シリコン膜２２の熱
処理温度（横軸）と、バッファードフッ酸（ＨＦ：ＮＨ
₄Ｆとの比が１：４００）による酸化シリコン膜２２の
エッチング速度（縦軸）とは、一定の関係があり、アニ
ール時間を一定とした場合に（図１１の場合アニール時
間は１０分）熱処理温度が高くなるほど、エッチング速
度が低下する。これは、酸化シリコン膜の膜質が緻密化
するためと考えられる。したがって、酸化シリコン膜２
２が十分に熱処理されていない場合には、図１２に示す
ように、窒化シリコン膜２４の下の酸化シリコン膜がサ
イド・エッチングされ、ゲート電極１６ａに対して層間
耐圧不良を起こす危険性がある。なお、ライトエッチン
グで用いることができるのは、例えば弗酸を含む溶液で
あり、その濃度はＨＦ：Ｈ₂Ｏ＝１：１００〜１：２０
０程度でも良く、制限されるものではない。

【００２９】一方、酸化シリコン膜２２の緻密化のため
の熱処理工程と、抵抗負荷の抵抗値変動および耐圧確保
のために窒化シリコン膜２４の形成工程との両方の工程
を別々に行うことは、図１３に示すように、合計熱処理
量が多くなり、短チャネル効果に対して非常に不利であ
る。一方、コスト削減という観点からも得策では無い。

【００３０】本実施形態では、酸化シリコン膜２２の上
に窒化シリコン膜２４を形成し、その際に、窒化シリコ
ン膜２４の形成温度を最適化することにより、下層酸化
シリコン膜２２の緻密化のための熱処理を兼ねさせるこ
とが可能になる。したがって、別途、酸化シリコン膜２
２の緻密化のための熱処理工程を行うことが不要にな
る。その結果、製造工程の削減に寄与すると同時に、製
造時の合計熱処理量が小さくなり、ＭＯＳトランジスタ
の実効的なゲート長が長くなり、短チャネル効果に対し
て強くなる。

【００３１】なお、本実施形態では、酸化シリコン膜２
２が緻密化されるので、図１２のようには成らず、図５
に示すようになり、コンタクトホール２６において接続
すべきでない下層のゲート電極１６ａに対して十分な耐
圧を有する。また、本発明では、窒化シリコン膜を高抵
抗負荷素子の下層に形成することで、高抵抗負荷素子の
抵抗値の変動抑制に非常に有効である。

【００３２】次に、本実施形態では、図６に示すよう
に、ライト・エッチングの後に高抵抗負荷素子となる半
導体層としてのポリシリコン層２８を、例えば５０ｎｍ
の厚さでＣＶＤにより形成する。次に、高抵抗負荷素子
の抵抗値を決定するＡｓをポリシリコン層２８の全面に
イオン注入する。その後、図７に示すように、ＲＩＥに
よりポリシリコン層２８をパターニングし、レジスト・
パターンを形成して選択的にＡｓをポリシリコン層２８
にイオン注入して電源ラインＶｃｃ（図１０参照）を形
成する。

【００３３】図８に示すように、層間絶縁膜としてシリ
コン酸化膜３０を成膜し、その上に、水分、水素、可動
イオンのストッパーとして働く窒化シリコン膜を、約５
〜３０ｎｍの厚さでＣＶＤなどで形成する。その後、図
９に示すように、平坦化膜としてＢＰＳＧ層３４を５０
０ｎｍ程度の厚さで形成した後、リフローにより平坦化
した後、図示はしないが金属配線層のコンタクト領域を
形成した後、金属配線層３６を形成する。この金属配線
層３６は例えば、バリヤメタル層とＣｕを含有するＡｌ
配線層で形成する。この金属配線層３６が、ビット線な
どになる。

【００３４】次に、層間絶縁膜３８の形成後、図示はし
ないが２層目のＡｌ配線層を形成後、プラズマＣＶＤに
よりオーバーコート膜となる窒化シリコン膜（ＳｉＮ
膜）を形成する。本実施形態では、前述したように、酸
化シリコン膜の緻密化のための熱処理工程と、抵抗負荷
の抵抗値変動および耐圧確保のための窒化シリコン膜の
形成工程との両方の工程を別々には行わないので、ショ
ートチャネル効果（短チャネル効果）に対して非常に有
利である。一方、コスト削減という観点からも非常に有
利である。そのため、ターンアラウンドタイム（ＴＡ
Ｔ）も短縮可能である。

【００３５】なお、本発明は、上述した実施形態に限定
されるものではなく、本発明の範囲内で種々に改変する
ことができる。たとえば、上述した実施形態では、抵抗
負荷は高抵抗負荷の例で説明したが、薄膜トランジスタ
（ＴＦＴ）を抵抗素子として用いてもよい。また、ＳＲ
ＡＭの製造方法として説明したが、ＳＲＡＭ以外にも、
ＭＩＳトランジスタ（ＭＯＳトランジスタ含む）と抵抗
負荷素子とを有する半導体装置を製造する際の技術とし
て広く適用することができる。また、上述した実施形態
の半導体不純物の導電型や製造条件は、あくまでも一例
であり、本発明では、種々に改変することができる。

【００３６】

【発明の効果】以上説明してきたように、本発明に係る
半導体装置の製造方法によれば、酸化シリコン膜の上に
窒化シリコン膜を形成し、その際に、窒化シリコン膜の
形成温度を最適化することにより、下層酸化シリコン膜
の緻密化のための熱処理を兼ねさせることが可能にな
る。したがって、別途、酸化シリコン膜の緻密化のため
の熱処理工程を行うことが不要になる。その結果、製造
工程の削減に寄与すると同時に、製造時の合計熱処理量
が小さくなり、ＭＯＳトランジスタの実効的なゲート長
が長くなり、短チャネル効果に対して強くなる。

【００３７】なお、本発明では、酸化シリコン膜が緻密
化されるので、コンタクトホールにおいて接続すべきで
ない下層のゲート電極に対して十分な耐圧を有する。ま
た、本発明では、窒化シリコン膜を高抵抗負荷素子の下
層に形成することで、高抵抗負荷素子の抵抗値の変動抑
制に非常に有効である。

【図面の簡単な説明】

【図１】図１は本発明の一実施形態に係るＳＲＡＭの製
造過程を示す要部断面図である。

【図２】図２は図１の続きの工程を示す要部断面図であ
る。

【図３】図３は図２の続きの工程を示す要部断面図であ
る。

【図４】図４は図３の続きの工程を示す要部断面図であ
る。

【図５】図５は図４の続きの工程を示す要部断面図であ
る。

【図６】図６は図５の続きの工程を示す要部断面図であ
る。

【図７】図７は図６の続きの工程を示す要部断面図であ
る。

【図８】図８は図７の続きの工程を示す要部断面図であ
る。

【図９】図９は図８の続きの工程を示す要部断面図であ
る。

【図１０】図１０はＳＲＡＭのメモリセルの等価回路図
である。

【図１１】図１１はアニール熱処理と酸化シリコン膜の
エッチング速度との関係を示すグラフである。

【図１２】図１２は酸化シリコン膜の緻密化が不十分な
場合の要部断面図である。

【図１３】図１３は合計熱処理とＭＯＳトランジスタの
ゲート長とＶthとの関係を示すグラフである。

【図１４】図１４（Ａ），（Ｂ）は従来例に係るＳＲＡ
Ｍの製造過程を示す要部断面図である。

【符号の説明】

１０… 半導体基板、１２… 素子分離領域、１６…
ゲート電極、２０… ソース・ドレイン領域、２２…
酸化シリコン膜、２４… 窒化シリコン膜、２６… コ
ンタクトホール、２８… ポリシリコン層（半導体
層）。

Claims

【特許請求の範囲】

【請求項１】半導体基板の上に形成されたトランジス
タのゲート電極の上に、酸化シリコン膜を形成する工程
と、前記酸化シリコン膜上に窒化シリコン膜を形成すること
により、酸化シリコン膜を緻密化する工程と、前記窒化シリコン膜および酸化シリコン膜に、半導体基
板の表面に臨むコンタクトホールを形成する工程と、前記コンタクトホール内に入り込むように、前記窒化シ
リコン膜の上に、抵抗負荷素子層となる半導体層を形成
する工程とを具備する半導体装置の製造方法。
【請求項２】前記窒化シリコン膜の形成温度が７００
°Ｃ以上である請求項１に記載の半導体装置の製造方
法。
【請求項３】前記コンタクトホール形成工程後、抵抗
負荷素子層を形成する前に、前記コンタクトホールの底
部に露出する半導体基板の表面に形成された酸化シリコ
ン薄膜を除去するために、ライトエッチングを行う工程
を有する請求項１記載の半導体装置の製造方法。
【請求項４】前記ライトエッチングがフッ酸を含む溶
液を用いて行われることを特徴とする請求項３に記載の
半導体装置の製造方法。
【請求項５】前記コンタクトホールの形成に際して、
シェアード・コンタクトを得るために、前記ゲート電極
の一部も露出するようにコンタクトホールが形成される
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
【請求項６】半導体基板表面に挑むコンタクトホール
を形成すると共に、ゲート電極を構成する配線層表面に
挑むコンタクトホールを形成する工程を有する請求項１
記載の半導体装置の製造方法。
【請求項７】前記半導体基板の上に形成されるトラン
ジスタが、ＳＲＡＭの駆動トランジスタと選択トランジ
スタとであり、前記抵抗負荷素子層と成る半導体層が、
ＳＲＡＭの負荷抵抗である請求項１に記載の半導体装置
の製造方法。